矽中介層
具備 TSV 與多層 RDL 的矽中介層，適用於 CoWoS、HBM、晶片小晶片整合與 AI/ML 加速器封裝。提供被動式、主動式與高電阻 RF 等級，直徑最高達 300mm。
概述
矽中介層是 2.5D 與 3D 先進封裝核心的關鍵互連結構。它作為高密度佈線基板，位於晶粒與有機封裝基板之間，提供有機基板上無法實現的細間距互連（L/S 可達 0.4/0.4μm）。矽通孔（TSV）提供垂直電性饋通，而多層 Cu RDL 則提供晶片小晶片、HBM 堆疊與 I/O 介面之間的橫向佈線。
GINECHIP 供應被動式、主動式（含嵌入 LSI 的 CoWoS-L）與高電阻 RF 等級的矽中介層基板，TSV 深寬比可達 15:1，RDL 線寬/間距可達 0.4/0.4μm。我們的中介層提供 200mm 與 300mm 直徑，厚度選項從 100μm 至 775μm。所有中介層均經過完整的電性與機械計量，包括 TSV 電阻/良率、RDL 連續性、空洞檢測與凸塊完整性測試。
中介層類型
Passive TSV Interposer
最常見具 TSV 的矽中介層，用於垂直電性饋通，並在正面及/或背面設置多層 RDL 以進行橫向佈線。無主動元件——純粹為被動互連基板。用於 CoWoS-S、以晶片小晶片為基礎的處理器與 HBM 整合。在所有中介層類型中提供最高的互連密度（L/S 可達 0.4/0.4μm）與最低的訊號延遲。
Active Interposer (CoWoS-L)
嵌入 LSI具嵌入式本地矽互連（LSI）晶粒的矽中介層，用於主動訊號緩衝、協定橋接與電源管理。LSI 晶片嵌入中介層介電層內，在晶片小晶片之間提供主動佈線，而不會有離開中介層的延遲損失。CoWoS-L 代表了 AI/ML 加速器整合的最先進技術。
High-Resistivity RF Interposer
RF/mmWave在高電阻（> 1,000 Ω·cm）矽上製作的矽中介層，可將 RF 與 mmWave 頻率的基板損耗降至最低。可在單一中介層上整合天線陣列、波束成形 IC 與收發器，並具備整合式被動元件（IPD）以進行阻抗匹配與濾波。用於 5G AiP 模組與相位陣列雷達。
技術規格
| 參數 | 規格 |
|---|---|
| 材料 | Single-crystal silicon (CZ, FZ), High-resistivity Si (> 1,000 Ω·cm for RF) |
| 直徑 | 200mm (8″), 300mm (12″) |
| 厚度 | 100μm – 775μm (standard), 50μm – 100μm (ultra-thin with temporary carrier) |
| TSV 直徑 | 5μm – 100μm (application-dependent) |
| TSV 深度 | 20μm – 300μm |
| TSV 深寬比 | Up to 15:1 (via-first), up to 10:1 (via-middle) |
| RDL L/S | 0.4/0.4μm (fine-pitch), 2/2μm (standard), 5/5μm (coarse) |
| RDL 層數 | 1 – 8 metal layers (Cu damascene or semi-additive) |
| 介電層 | SiO₂ (CVD), Si₃N₄, low-k polymer (BCB, PI) |
| 凸塊類型 | μ-bump (Cu pillar + SnAg cap), C4 bump (SAC305/SnPb), Cu hybrid bond pad |
| 凸塊間距 | 10μm (hybrid bond) – 400μm (C4) |
| 中介層尺寸 | Up to 2.5× reticle size (~2,100mm²) with stitching |
| TTV | ≤ 2μm (200mm), ≤ 3μm (300mm) |
| Bow / Warp | ≤ 30μm Bow, ≤ 40μm Warp (300mm, post-TSV) |
| 封裝 | Class 100 cleanroom vacuum-sealed cassette or single-wafer shipper |
應用
TSMC's CoWoS platform is the most widely deployed silicon interposer technology, with production volumes exceeding 2.68 million wafers. The silicon interposer provides the high-density interconnect fabric between logic compute dies, HBM stacks, and I/O chiplets. GINECHIP supplies the starting silicon substrates, TSV-processed wafers, and RDL-metallized interposers for CoWoS production.
HBM 堆疊（HBM2E、HBM3、HBM3E）需要具備 1,024 位元寬介面與 55μm（μ-bump）至 10μm（混合鍵合）凸塊間距的矽中介層。中介層將 HBM 堆疊底部邏輯晶粒的寬記憶體匯流排佈線至運算晶粒，實現每堆疊 1.6 TB/s 的頻寬。
UCIe（Universal Chiplet Interconnect Express）與 BoW（Bridge of Wires）標準化介面可在矽中介層上實現異質晶片小晶片整合。中介層提供實體層互連結構，支援 UCIe 標準與進階 UCIe 標準資料速率，每通道 16–64 GT/s，橫跨多個光罩尺寸的晶片小晶片。
大型語言模型（LLM）訓練與推論加速器需要具備光罩拼接（reticle-stitching）能力的中介層，以容納超過光罩極限 2.5 倍的晶粒尺寸。中介層連接多個運算晶片、HBM 堆疊與高速 SerDes 晶片小晶片，跨中介層的頻寬超過 10 TB/s。
Data center switch ASICs (51.2T, 102.4T) require interposers for integrating the large switch die with multiple HBM stacks and high-speed SerDes. The interposer's dense routing capability (L/S 0.4/0.4μm) is essential for routing the massive I/O count (2,000+ signal pins) from the switch ASIC to the package substrate.
多晶粒 FPGA 與硬體模擬平台利用矽中介層在單一中介層上連接多個 FPGA 邏輯晶粒。中介層提供高頻寬、低延遲的晶粒對晶粒互連結構，使多晶粒 FPGA 能呈現為單一邏輯元件。
品質與計量
TSV 電阻與良率
對測試結構進行四點克爾文探針量測。TSV 電阻 < 50 mΩ（典型值，10×100μm 通孔）。1,000 個通孔鏈的菊花鏈連續性良率 > 99.9%。
TSV 隔離與漏電
在 TSV 與矽基板之間進行 I-V 量測。5V 偏壓下漏電流 < 1 nA。200nm 熱氧化 SiO₂ 襯層的崩潰電壓 > 50V。
RDL 電性測試
對 RDL 測試結構進行連續性與隔離測試。線電阻符合目標片電阻（Cu：1.7 μΩ·cm 塊材）。層間介電崩潰 > 5 MV/cm。
X 光 / 聲學顯微鏡
TSV Cu 填充與凸塊互連中的空洞檢測。TSV 填充中無 > 1μm 的空洞。以 C-SAM 進行迴焊後的介面分層檢測。
TTV / Bow / Warp 干涉量測
TSV 後與 RDL 後的全晶圓形貌。300mm 晶圓的 TTV ≤ 2μm、Bow ≤ 30μm、Warp ≤ 40μm。這對後續的鍵合與組裝步驟至關重要。
AFM 表面粗糙度
CMP 後表面粗糙度量測。Cu 碟形凹陷 < 50nm，介電層侵蝕 < 30nm。CMP 後 Ra < 1nm，以符合混合鍵合相容性。
FIB-SEM 橫截面
以聚焦離子束銑削與 SEM 成像技術分析 TSV 與 RDL 橫截面。驗證阻障/種子層連續性、Cu 填充品質與介面完整性。
凸塊剪切 / 拉力測試
依據 JEDEC JESD22-B117 對 μ-bump 與 C4 凸塊進行機械完整性測試。Cu 柱狀凸塊的剪切強度 > 50 MPa。C4 凸塊的拉力強度 > 5g。