混合鍵合
銅對銅直接鍵合取代微凸塊用於 3D 整合，可實現小於 1μm 的互連間距、10 倍密度提升，並為 64 GT/s 的 UCIe 3.0 奠定物理基礎。
概述
混合鍵合是 3D 整合的最前沿技術，以銅對銅直接鍵合取代傳統的微凸塊互連。在此製程中，銅墊與周圍的介電材料都會被平坦化至原子級平整度，然後在室溫下接觸。低溫退火（通常為 200–400°C）會使銅膨脹並鍵合，形成間距小於 1μm 的無縫、超高密度互連 — 相較於最佳的 μ-bump 技術提升達 10 倍。
混合鍵合是 UCIe 3.0 的物理推動者，其目標為每通道 64 GT/s。此技術有兩種形式：晶圓對晶圓（W2W）用於同質堆疊（例如 CMOS 影像感測器、3D NAND），以及晶粒對晶圓（D2W）用於異質整合（例如邏輯對邏輯、邏輯對記憶體）。GINECHIP 以超平坦 CMP 拋光晶圓、SOI 鍵合基板與超薄晶圓製程支援這兩種流程。
關鍵技術特性
Cu-Cu 直接鍵合
嵌入介電基質（通常為 SiO₂）中的銅墊會被拋光至次奈米級粗糙度。當接觸時，凡得瓦力會引發鍵合，隨後的退火會使銅跨界面擴散，形成無需焊料或底填的整體電性連接。
原子級平坦化
CMP 是混合鍵合的關鍵製程。銅必須略微凹陷於介電表面之下（通常為 2–5nm 的碟形凹陷），以便先實現室溫介電接觸，隨後在退火期間銅膨脹。GINECHIP 的 CMP 服務可達到所需的表面規格。
超薄晶圓處理
對於 3D 堆疊，晶圓必須薄化至 <50μm（通常 <10μm）以最小化堆疊高度。GINECHIP 的 Taiko 製程與臨時鍵合/解鍵合能力，可在整個混合鍵合流程中安全處理超薄晶圓。
晶粒對晶圓（D2W）整合
D2W 混合鍵合透過將已知良品晶粒放置到目標晶圓上，實現異質 3D 整合。此方法結合了晶粒級測試的良率優勢與混合鍵合的互連密度，是邏輯對記憶體與邏輯對邏輯 3D 堆疊的首選途徑。
GINECHIP 解決方案
經 CMP 拋光的晶圓，具備次奈米級表面粗糙度、受控的銅碟形凹陷（<5nm）與 TTV <1μm，可提供適用於混合鍵合的表面。
SOI 晶圓具備精確控制的 BOX 與元件層厚度，針對混合鍵合的熱預算進行最佳化，並相容於 W2W 與 D2W 兩種流程。
Taiko 研磨與薄化服務可達到 <50μm 的晶圓厚度，並將邊緣崩裂與翹曲降至最低，這對 3D 堆疊元件製造至關重要。
提供臨時與永久晶圓鍵合服務，包括熔融鍵合、陽極鍵合與黏著鍵合，用於薄化與混合鍵合製程期間的載體支撐。
目標應用
混合鍵合正被採用於下一代 CMOS 影像感測器（Sony）、3D NAND 快閃記憶體（YMTC、Kioxia/WD）、高頻寬記憶體（HBM4 及更先進世代），以及 3D 堆疊邏輯（Intel Foveros Direct、TSMC SoIC）。此技術對於背面供電網路（BSPDN）以及即將推出的 AI 加速器 3D 異質整合平台也至關重要。