先進封裝
超越摩爾定律 — 2.5D中介層、3D晶片堆疊、扇出型晶圓級封裝和TSV基板。
概述
先進封裝技術是半導體產業超越摩爾定律的關鍵路徑。GINECHIP提供完整的先進封裝基板和製程服務，涵蓋2.5D矽中介層、3D-IC堆疊、扇出型晶圓級封裝（FOWLP）和TSV技術，支援從晶片級到系統級的異質整合需求。
我們提供業界領先的品質和精度，所有製程均在ISO Class 5無塵室環境下運行，確保最高的可靠性和良率。
封裝技術
2.5D矽中介層
基於TSV的矽中介層在單一載板上實現多顆晶片間的高密度信號佈線，滿足HBM記憶體堆疊與多晶片SoC所需的寬輸入輸出連接。
3D晶片堆疊與混合鍵合
採用熱壓合或銅對銅混合鍵合技術進行垂直晶粒對晶粒與晶圓對晶圓堆疊，為HBM、影像感測器與邏輯對邏輯3D-IC架構提供最短的互連路徑。
扇出型晶圓級封裝（FOWLP）
將已測試良好的晶粒重新排列於模封晶圓中，並以細間距銅RDL進行重佈線，省去基板以實現更薄、成本更低且電性優異的封裝。
扇出型系統級封裝（SiP）
結合超精細1μm RDL、整合被動元件與銅屏蔽層，將多顆晶片整合為單一扇出型模組，適用於射頻前端與小型SiP應用。
覆晶球柵陣列封裝（FC-BGA）
覆晶晶粒直接貼裝於層壓基板上，透過微孔互連與mSAP細線路佈線技術，是CPU、GPU與網路ASIC最常用的封裝平台。
玻璃中介層（TGV）
玻璃穿孔技術於超平坦、低損耗玻璃基板上實現可調CTE與優於矽材料的射頻性能，適用於高頻RDL與大面板扇出型中介層。
可用製程服務
提供從標準10μm到超精細0.4μm線寬/間距的細間距重佈線層佈線與凸塊下金屬化，實現晶圓級互連。
提供矽穿孔與玻璃穿孔鑽孔、襯層沉積與銅填充，實現2.5D/3D封裝中的高密度垂直互連。
提供精密背面研磨與應力釋放拋光，最終厚度可達50μm以下，適用於TSV露出與3D堆疊製程。
提供熱壓合與銅對銅混合鍵合服務，用於3D-IC堆疊，對準精度可達次微米級。
提供晶粒貼裝、環氧模封膠覆模與重構晶圓/面板製程，適用於FOWLP與扇出型SiP。
提供AOI、X光、超音波掃描顯微鏡（C-SAM）與剖面分析，驗證RDL完整性、通孔填充品質與封裝級可靠性。
主要應用領域
2.5D矽中介層將邏輯晶片與HBM記憶體堆疊連接，提供AI訓練與推論晶片所需的高密度互連頻寬。
TSV中介層與銅對銅混合鍵合技術堆疊多層DRAM晶片，提供HBM3與HBM3E記憶體立方體所需的寬輸入輸出介面。
扇出型晶圓級封裝與扇出型SiP縮小應用處理器與射頻模組在智慧型手機與穿戴裝置中的封裝面積與高度。
精細間距RDL結合整合被動元件與銅屏蔽層，將濾波器、開關與功率放大器整合至小型射頻前端模組中。
可靠的覆晶BGA與扇出型封裝可承受寬廣溫度範圍與震動考驗，適用於ADAS、功率模組與工業控制系統。
高密度2.5D封裝將交換器ASIC與光引擎及SerDes小晶片連接，滿足次世代網路晶片需求。
RDL設計規則
| 參數 | 標準RDL（≤ 10μm L/S） | 精細線路RDL（≤ 5μm L/S） | 超精細RDL（≤ 2μm L/S） |
|---|---|---|---|
| Minimum L/S | 5/5μm | 2/2μm | 0.4/0.4μm |
| Cu Thickness | 5–8μm | 3–5μm | 1–3μm |
| Via Diameter | 20–30μm | 10–15μm | 5–10μm |
| Dielectric | Polyimide (PID) | Polyimide or BCB | SiO₂ (CVD) |
| Dielectric Constant (k) | 3.0–3.5 | 2.6–3.0 | 3.9 (SiO₂) |
| Number of Layers | 1–3 | 2–5 | 2–8 |
| Cu Deposition Method | Semi-additive (SAP) | SAP or Damascene | Cu Damascene |
| Planarization | None or CMP | CMP | CMP (per layer) |
基板選擇
先進封裝的基板選擇對於整體封裝性能至關重要。我們的工程團隊將根據您的封裝架構、熱預算和電氣性能要求，推薦最適合的基板材料和規格組合。
品質與計量
每一道RDL與TSV製程均在ISO Class 5無塵室中進行，並配備完整的線上計量檢測，並通過ISO 9001:2015品質管理體系認證。