薄膜與鍍膜客製化
客製化薄膜沉積與鍍膜服務 — 根據精確的光學、電氣和機械規格設計的介電質、金屬和多層堆疊。
概述
為半導體、MEMS和光子學應用設計的薄膜沉積。從單層介電質到複雜多層光學堆疊，我們的沉積能力涵蓋熱氧化、PECVD、LPCVD、ALD和PVD，具有嚴格的厚度均勻性和成分控制。
每層沉積薄膜都通過光譜橢偏儀進行厚度和折射率認證，49點映射進行均勻性檢測，以及晶圓曲率測量進行應力表徵。薄膜沉積在優質、測試和假晶片級矽晶圓上，以及SOI、玻璃、藍寶石和化合物半導體基板上。
介電質薄膜
全面的介電質薄膜沉積，用於閘極氧化物、層間介電質、鈍化和硬質遮罩。熱氧化、CVD和ALD選項，厚度控制從亞奈米到微米範圍。
| 參數 | 可用範圍 / 值 |
|---|---|
| Thermal SiO₂ (Dry) | 5nm–500nm, uniformity ±1%, RI 1.462, breakdown > 10 MV/cm |
| Thermal SiO₂ (Wet) | 50nm–3μm, uniformity ±2%, growth rate 5–10× faster than dry |
| PECVD SiO₂ | 100nm–5μm, uniformity ±3%, stress tunable (compressive or tensile) |
| LPCVD TEOS SiO₂ | 50nm–2μm, excellent step coverage, conformal > 95% |
| ALD Al₂O₃ | 5nm–100nm, uniformity ±0.5%, pinhole-free, high-k (εᵣ ≈ 9) |
| ALD HfO₂ | 2nm–50nm, EOT < 1nm, high-k (εᵣ ≈ 20–25) |
Lpcvd Nitride Title
Pecvd Nitride Title
金屬薄膜與金屬化
用於電極、互連、擴散阻擋層和種子層的PVD濺射和蒸發金屬薄膜。高純度靶材，具有可控晶粒結構和低電阻率。
| 參數 | 可用範圍 / 值 |
|---|---|
| Al (Aluminum) | 100nm–5μm, PVD sputtered, ±1% Si or ±0.5% Cu doping available |
| Ti / TiN | Ti 10–50nm / TiN 20–200nm, PVD reactive sputtering, diffusion barrier |
| TiW (Titanium-Tungsten) | 50–300nm, PVD, superior diffusion barrier for Au metallization |
| Cr / Au | Cr 10–30nm (adhesion) + Au 50–500nm, evaporation or sputtering |
| Ni / NiV | 50nm–5μm, electroplated or sputtered, solder-wettable UBM |
| Pt (Platinum) | 50–300nm, PVD, high-temperature stable, inert electrode material |
鋁金屬化
鋁（Al）是CMOS、MEMS和分立元件的主力互連金屬。PVD濺射，含±1% Si或±0.5% Cu摻雜以抵抗電遷移。通過調整製程壓力和功率，薄膜應力可在輕微壓縮到拉伸之間調整。厚度範圍100nm–5μm，< 5% 1σ均勻性。可在合成氣體中進行400–450°C的沉積後退火，用於接觸合金化和晶粒穩定。
金金屬化
金（Au）金屬化，用於高可靠性、惰性電極和引線鍵合應用。Cr/Au或Ti/Au堆疊，10–30nm粘附層和50–500nm金層。通過電子束蒸發（最低損傷）或DC濺射（更好附著力）沉積。200nm Au焊盤上25μm Au引線的引線鍵合拉力> 8 gf。適用於需要抗氧化、高導電性電極的應用。
凸塊下金屬化 (UBM)
凸塊下金屬化堆疊，用於覆晶封裝和晶圓級封裝。多層堆疊通常包括粘附層（Ti、Cr）、擴散阻擋層（Ni、NiV、TiW）和可焊頂層（Au、Cu）。所有層在單次抽真空中沉積，無需破壞真空以確保清潔界面。功率元件應用可提供電鍍Ni/Au UBM，厚度可達5μm。與SnAg、SnPb和無鉛焊料系統相容。
多層堆疊
設計的多層薄膜堆疊，結合介電質、金屬和半導體以實現特定的光學、電氣或機械功能。單次運行沉積，不間斷真空以確保清潔、低缺陷界面。
ONO堆疊 (SiO₂ / Si₃N₄ / SiO₂)
氧化物-氮化物-氧化物層間多晶介電質，用於非揮發性記憶體（快閃記憶體、EEPROM）和DRAM電容器介電質。每層針對厚度、應力和成分進行獨立優化。氮化物層提供高電荷捕獲密度，而氧化物層確保低漏電流。EOT低至10nm，漏電流密度< 10⁻⁷ A/cm² at 5 MV/cm。總堆疊厚度18–45nm，可通過調整各層沉積時間進行調整。
- SiO₂ / Si₃N₄ / SiO₂
- Total stack: 18–45nm
- EOT as low as 10nm
高k/金屬閘極 (HKMG) 堆疊
高k介電質與金屬閘極電極堆疊，用於先進CMOS閘極開發。IL SiO₂（0.5–1nm化學氧化物）+ ALD HfO₂（2–5nm）+ PVD TiN（5–20nm功函數金屬）+ LPCVD多晶矽覆蓋層。可實現EOT < 1nm。提供n型（TiAl、帶La覆蓋的TaN）和p型（帶Al覆蓋的TiN）帶邊功函數金屬。在N₂或合成氣體中進行500–1000°C的沉積後退火，用於界面態鈍化。
- IL SiO₂ + HfO₂ + TiN + Poly-Si
- EOT < 1nm achievable
- N-type and P-type band-edge workfunction
抗反射塗層 (ARC)
底部和頂部抗反射塗層，用於光刻製程控制。BARC（SiON或有機，50–100nm）抑制基板反射率和駐波效應。TARC（富矽SiON，30–80nm）與光阻折射率匹配，以實現最佳曝光均勻性。目標波長處反射率< 2%（i-line 365nm、KrF 248nm、ArF 193nm）。與未塗覆基板相比，線寬變化減少30–50%。
- BARC: 50–100nm SiON or organic
- TARC: 30–80nm Si-rich SiON
- Optimized for i-line (365nm) and DUV (248nm)
MEMS犧牲層與結構層堆疊
犧牲層和結構層堆疊，用於表面微加工。PSG或SiO₂（0.5–5μm）作為犧牲層，在氣相HF或BOE中具有高蝕刻選擇比。LPCVD多晶矽（0.5–10μm）作為結構層，具有可控殘餘應力。交替犧牲層和結構層的多層堆疊，用於複雜的3D MEMS結構。犧牲層對結構層蝕刻選擇比> 1000:1，實現清潔、無粘附的釋放。
- PSG / SiO₂ sacrificial
- LPCVD poly-Si structural
- Vapor HF or BOE release compatible
薄膜計量與表徵
每層沉積薄膜在出貨前都經過全面的計量檢測。厚度、折射率（n和k）、應力、成分和表面粗糙度均經測量並記錄在最終品質報告中。以下是我們的標準表徵套件。
- Spectroscopic Ellipsometry — thickness and n/k to ±0.1nm (Woollam M-2000)
- 49-Point Thickness Mapping — within-wafer uniformity verification
- Wafer Curvature / Stress — Tencor FLX, full-wafer stress map
- XRR (X-Ray Reflectivity) — sub-nanometer thickness for ultra-thin films
- AFM Surface Roughness — Ra/RMS per 1×1μm and 10×10μm scans
- Four-Point Probe — sheet resistance for conductive films
- XPS / EDX — film composition and stoichiometry verification
- Optical Microscope Inspection — visual check for pinholes, particles, delamination
應用
品質與認證
所有薄膜沉積均在ISO 5級（Class 100）無塵室中進行，並持續進行微粒監測。每批次附有合格證書，記錄厚度、均勻性、折射率、薄膜應力和表面粗糙度。每台沉積設備均維護製程中SPC圖表，所有計量設備均校準至NIST可追溯標準。對於研發客戶，提供詳細的製程配方和表徵數據以實現可重複結果。