矽熱氧化物
帶有高品質熱生長SiO₂層（10nm至4μm）的矽晶圓。乾式、濕式和熱解氧化製程，用於閘極氧化物、擴散遮罩、蝕刻停止層和MEMS犧牲層。包含嚴格的均勻性控制和晶圓級橢偏儀測繪。
什麼是矽上的熱氧化物？
熱氧化二氧化矽（SiO₂）是矽半導體技術的基石介電材料——一種高品質、化學計量比的氧化膜，透過在高溫（800–1200°C）下將晶圓暴露於氧化環境中，直接在單晶矽上成長。與沉積氧化物不同，熱成長的SiO₂會消耗底層矽，產生具有極低界面陷阱密度（Dit < 10¹⁰ cm⁻²eV⁻¹）的純淨Si/SiO₂界面。這種無可取代的界面品質，使熱SiO₂在半個多世紀以來始終位居MOSFET閘極堆疊的核心，即使在先進節點中high-κ介電材料已對其形成補充。
GINECHIP 供應以三種成熟氧化化學機制製作的熱氧化晶圓——乾式（O₂）、濕式（H₂O蒸氣）與熱解式（H₂/O₂燃燒）——各自在成長速率、膜密度與電氣品質上有不同的取捨。厚度從10nm（閘極級乾式氧化層）到4μm（場氧化層與MEMS犧牲層）皆可常規生產，晶圓內均勻性達±1%，並以每片49點或81點的光譜橢偏儀測繪驗證。
每一批熱氧化晶圓皆隨附完整的分析證書（CoA），包含49點或81點橢偏儀厚度圖、折射率均勻性、用於氧化層電荷與界面陷阱密度的C-V（電容–電壓）量測，以及AFM表面粗糙度掃描。ISO 9001:2015認證的合作設施確保製程控制可追溯至NIST標準。
熱氧化製程比較
氧化化學機制的選擇決定了膜密度、成長速率、電氣品質與氫含量——這些因素直接影響元件效能與製程吞吐量。下表彙整了三種主要熱氧化方法之間的主要差異。
| 參數 | 乾式氧化（O₂） | 濕式氧化（H₂O蒸氣） | 熱解式（H₂/O₂火炬） |
|---|---|---|---|
| 氧化劑種類 | O₂（分子氧） | H₂O（水蒸氣） | 由H₂ + O₂反應生成之H₂O |
| 典型溫度 | 850–1100°C | 900–1100°C | 800–1050°C |
| 成長速率（1000°C） | ~8–15 nm/hr (100nm film) | ~60–100 nm/hr (100nm film) | ~50–90 nm/hr (100nm film) |
| 膜密度 | 2.27 g/cm³（最高） | 2.20 g/cm³（略低） | 2.24 g/cm³ (high) |
| 折射率 | 1.462 ± 0.002 | 1.458 ± 0.003 | 1.460 ± 0.002 |
| 介電強度 | >12 MV/cm | >10 MV/cm | >11 MV/cm |
| 界面品質（Dit） | 5×10⁹ – 2×10¹⁰ cm⁻²eV⁻¹ | 1×10¹⁰ – 5×10¹⁰ cm⁻²eV⁻¹ | 8×10⁹ – 3×10¹⁰ cm⁻²eV⁻¹ |
| 固定氧化層電荷（Qf） | 5×10¹⁰ – 2×10¹¹ cm⁻² | 1×10¹¹ – 5×10¹¹ cm⁻² | 8×10¹⁰ – 3×10¹¹ cm⁻² |
| 氫含量 | 極低（不使用H₂O） | 中等（以Si–OH形式導入） | 低–中 |
| 蝕刻速率（5:1 BHF） | 約90 nm/min | ~110 nm/min | ~100 nm/min |
| 膜應力（壓縮） | –250 to –400 MPa | –200 to –350 MPa | –220 to –380 MPa |
| 最適用於 | 閘極氧化物、穿隧氧化物 | 場氧化層、犧牲層 | 高吞吐量閘極/場氧化層 |
熱SiO₂/Si材料堆疊
高品質熱成長二氧化矽。緻密（乾式2.27 g/cm³）、針孔密度低、介電強度優異（>10 MV/cm），且耐化學性高。
原子級陡峭的界面，具有次氧化過渡區 (SiOx, x<2). Interface trap density Dit 於乾式氧化層經成形氣體退火後可低至 5×10⁹ cm⁻²eV⁻¹。
單晶矽基板。提供所有標準直徑、晶向、摻雜類型（n型/p型）與電阻率範圍。成長過程中，約有44%的最終氧化層厚度是消耗自矽表面。
Deal–Grove氧化動力學
矽的熱氧化遵循Deal–Grove模型，該模型將氧化層成長描述為氧化劑穿過既有氧化層的擴散與Si/SiO₂界面處化學反應之間的競爭。對於薄氧化層（< 50nm），製程受反應速率限制，成長隨時間呈線性；對於厚氧化層（> 200nm），則轉為受擴散限制，成長遵循拋物線速率定律。
線性-拋物線模型表示為：x²o + Axo = B(t + τ)，其中xo為氧化層厚度，B/A為線性速率常數，B為拋物線速率常數，τ則計入任何初始原生氧化層。兩個速率常數皆遵循阿瑞尼斯溫度依賴性，活化能分別約為2.0 eV（線性）與1.2 eV（拋物線）。此模型引導氧化製程工程已逾五十年，至今仍是GINECHIP熱SiO₂製程設計的基礎。
應用與市場區隔
Gate Oxide (MOSFET)
Ultra-thin thermal SiO₂ (2–20nm) as the critical gate dielectric in planar CMOS, power MOSFETs, and IGBTs. Carrier mobility at the Si/SiO₂ interface directly determines transistor drive current and switching performance.
Diffusion Mask
Patterned thermal oxide blocks dopant diffusion during source/drain and well formation. Selectivity of >1000:1 for B, P, As in SiO₂ vs. Si at 900–1100°C. Fundamental to all planar silicon processing.
Etch-Stop & Release Layer
Thermal SiO₂ serves as a precise etch-stop for Si DRIE and as a sacrificial release layer in MEMS surface micromachining. HF selectivity against silicon enables clean structural release.
MEMS Sacrificial Oxide
Thick thermal oxides (0.5–4μm) as sacrificial layers in polysilicon surface micromachining for accelerometers, gyroscopes, pressure sensors, and micro-mirror arrays.
Hard Mask for Etching
SiO₂ hard masks for deep silicon etching (DRIE Bosch process). Etch selectivity of >100:1 Si:SiO₂ in SF₆/C₄F₈ plasmas enables high-aspect-ratio structures exceeding 50:1.
SOI Buried Oxide (BOX)
Thermal oxide as the insulating BOX layer in Bonded SOI (BESOI) and Smart Cut SOI technologies. Provides electrical isolation, radiation hardness, and latch-up immunity for RF-SOI and FD-SOI.
Field Oxide (LOCOS/STI)
Thick thermal oxide (300–800nm) for inter-device isolation. LOCOS (Local Oxidation of Silicon) and STI (Shallow Trench Isolation) liner oxides define active areas and prevent parasitic channel formation.
Optical Waveguide Cladding
Thermal SiO₂ lower cladding for silicon photonic waveguides. Low optical loss (<0.1 dB/cm at 1550nm) and high-index contrast with the Si core enable compact photonic integrated circuits.
技術規格
| 參數 | 可用範圍 / 數值 |
|---|---|
| SiO₂ Thickness Range | 10nm – 4μm (standard); up to 6μm on request |
| Thickness Uniformity | ±1% within-wafer (Std Dev), ±2% wafer-to-wafer |
| Refractive Index (n) | 1.46 ± 0.01 at 632.8nm (stoichiometric thermal SiO₂) |
| Dielectric Breakdown Strength | >10 MV/cm (gate-quality dry oxide, 25°C) |
| Wafer Diameters | 100mm (4″), 150mm (6″), 200mm (8″), 300mm (12″) |
| Wafer Orientations | 〈100〉, 〈111〉, 〈110〉 (〈100〉 recommended for gate oxide) |
| Oxidation Methods | Dry (O₂), Wet (H₂O vapor), Pyrogenic (H₂/O₂ torch) |
| Film Stress | –200 to –400 MPa compressive (as-grown), adjustable via anneal |
| Etch Rate (5:1 BHF) | ~100nm/min thermally grown; ~150nm/min deposited |
| Surface Roughness (RMS) | < 0.2nm on Si/SiO₂ interface, < 0.5nm on SiO₂ surface |
| Ellipsometry Mapping | 49-point and 81-point wafer maps with contour and 3D plots |
計量與品質保證
熱氧化晶圓的品質在每一批次皆透過多技術計量方案驗證。每次出貨皆包含完整的分析證書，載明所有量測參數的定量數據。