3D 封裝與 HBM
以矽穿孔實現的垂直晶粒堆疊 — HBM4 堆疊 16 層以上 DRAM，提供 1.6 TB/s 頻寬，為次世代 AI 加速器突破記憶體牆。
概述
3D 封裝是解決記憶體牆問題的終極方案 — 記憶體牆指的是邏輯效能與記憶體頻寬之間日益擴大的落差。透過將 DRAM 晶粒垂直堆疊並以矽穿孔 (TSV) 連接，高頻寬記憶體 (HBM) 能提供比傳統 DDR 介面高出數個數量級的頻寬，同時每位元功耗顯著降低。HBM4 作為次世代標準，將此推進至 16 層以上，每個堆疊提供 1.6 TB/s 頻寬。
3D 整合製程包含多個關鍵步驟：貫穿每顆 DRAM 晶粒的 TSV 成形、將晶圓薄化至 <50μm 以壓低堆疊高度、用於晶粒對晶粒互連的微凸塊成形，以及用於堆疊組裝的熱壓接合。GINECHIP 提供支援 3D 整合流程每個階段（從 TSV 蝕刻到最終堆疊組裝）的材料、晶圓與加工服務。
關鍵技術特性
垂直晶粒堆疊
HBM 垂直堆疊 4 至 16 顆以上 DRAM 晶粒，並以 TSV 與 μ 凸塊連接。垂直拓撲將互連長度減至最短，降低延遲與功耗，同時最大化頻寬密度。每增加一層，就多一個記憶體頻寬通道。
TSV（矽穿孔）技術
直徑最小可達 5μm、深度 50μm 的 TSV 為每顆 DRAM 晶粒提供垂直互連。TSV 製程需要深矽蝕刻、側壁鈍化、阻障層/種晶層沉積與銅電鍍 — 這些都是 GINECHIP 支援的服務。
超薄晶圓加工
HBM 堆疊中的每顆 DRAM 晶粒都會薄化至 <50μm，以盡量降低總堆疊高度。GINECHIP 的 Taiko 研磨製程能在邊緣崩裂與翹曲最小的情況下達成此目標，而我們的臨時鍵合/解鍵合服務則可安全處理易碎的薄晶圓。
μ 凸塊互連
間距最小可達 10–40μm 的微凸塊負責連接堆疊的晶粒。這需要精密的凸塊下金屬化 (UBM)、凸塊成形與回焊製程。GINECHIP 提供用於 μ 凸塊製造的 UBM 材料與晶圓凸塊服務。
GINECHIP 解決方案
專為 TSV 製程優化的矽晶圓，具備精確的厚度控制、低 TTV，並可依您的 TSV 整合方案（via-first、via-middle 或 via-last）指定電阻率。
以 Taiko 研磨的晶圓，厚度 <50μm、邊緣崩裂極少且翹曲受控。可與 3D 堆疊製程流程的臨時鍵合/解鍵合相容。
用於製程開發的假晶圓與機械測試晶圓，以及薄晶圓處理期間用於臨時鍵合的載具晶圓。提供所有標準直徑與厚度。
具成本效益的再生晶圓，適用於 3D 製程開發與測試，品質規格與正片晶圓相同。非常適合 TSV 製程驗證與堆疊組裝試作。
目標應用
HBM 應用於 AI/ML 加速器（NVIDIA H100/H200/B200、AMD MI300X）、HPC 處理器、高階 FPGA 與網路 ASIC。3D 堆疊也應用於 CMOS 影像感測器、3D NAND 快閃記憶體，以及 3D 堆疊邏輯（Intel Foveros、TSMC SoIC）與行動 SoC 異質整合等新興應用。