3D 패키지 & HBM
실리콘 관통 비아를 이용한 수직 다이 적층 — HBM4는 16층 이상의 DRAM을 적층하여 1.6 TB/s의 대역폭을 제공함으로써 차세대 AI 가속기의 메모리 월 한계를 돌파합니다.
개요
3D 패키징은 메모리 월 — 즉 로직 성능과 메모리 대역폭 사이의 벌어지는 격차 — 에 대한 궁극적인 해결책입니다. DRAM 다이를 수직으로 적층하고 실리콘 관통 비아(TSV)로 연결함으로써, 고대역폭 메모리(HBM)는 기존 DDR 인터페이스보다 수십 배 높은 대역폭을 제공하면서 비트당 전력 소비를 크게 줄입니다. 차세대 표준인 HBM4는 이를 16층 이상으로 끌어올려 스택당 1.6 TB/s의 대역폭을 구현합니다.
3D 집적 공정에는 여러 핵심 단계가 포함됩니다: 각 DRAM 다이를 관통하는 TSV 형성, 적층 높이를 최소화하기 위한 <50μm로의 웨이퍼 박형화, 다이 간 상호 연결을 위한 마이크로범프 형성, 그리고 스택 조립을 위한 열압착 접합입니다. GINECHIP은 TSV 식각부터 최종 스택 조립까지 3D 집적 흐름의 모든 단계를 지원하는 재료, 웨이퍼 및 가공 서비스를 제공합니다.
핵심 기술 특징
수직 다이 적층
HBM은 4~16개 이상의 DRAM 다이를 수직으로 적층하며, TSV와 μ범프로 연결합니다. 수직 토폴로지는 상호 연결 길이를 최소화하여 지연과 전력을 줄이고 대역폭 밀도를 극대화합니다. 각 층이 추가될 때마다 메모리 대역폭 채널이 하나씩 더해집니다.
TSV(실리콘 관통 비아) 기술
직경 5μm, 깊이 50μm에 달하는 TSV가 각 DRAM 다이를 관통하는 수직 상호 연결을 제공합니다. TSV 공정에는 실리콘 딥 에칭, 측벽 패시베이션, 배리어/시드 증착 및 구리 전기도금이 필요하며, 이 모든 것은 GINECHIP이 지원하는 서비스입니다.
초박형 웨이퍼 가공
HBM 스택의 각 DRAM 다이는 전체 적층 높이를 최소화하기 위해 <50μm로 박형화됩니다. GINECHIP의 Taiko 연삭 공정은 가장자리 칩핑과 휘어짐을 최소화하면서 이를 달성하며, 당사의 임시 본딩/디본딩 서비스는 취약한 박형 웨이퍼를 안전하게 핸들링할 수 있게 합니다.
μ범프 상호 연결
피치가 최대 10–40μm에 이르는 마이크로범프가 적층된 다이를 연결합니다. 이를 위해서는 정밀한 범프 하부 금속화(UBM), 범프 형성 및 리플로우 공정이 필요합니다. GINECHIP은 μ범프 제조를 위한 UBM 재료와 웨이퍼 범핑 서비스를 제공합니다.
GINECHIP 솔루션
TSV 공정에 최적화된 실리콘 웨이퍼로, 정밀한 두께 제어, 낮은 TTV, 그리고 귀하의 TSV 집적 방식(via-first, via-middle 또는 via-last)에 맞게 지정된 비저항을 제공합니다.
두께 <50μm, 최소한의 가장자리 칩핑, 제어된 휘어짐을 갖춘 Taiko 연삭 웨이퍼입니다. 3D 적층 공정 흐름을 위한 임시 본딩/디본딩과 호환됩니다.
공정 개발용 더미 웨이퍼 및 기계적 테스트 웨이퍼, 그리고 박형 웨이퍼 핸들링 시 임시 본딩용 캐리어 웨이퍼입니다. 모든 표준 직경과 두께로 제공됩니다.
3D 공정 개발 및 테스트용으로 비용 효율적인 재생 웨이퍼로, 프라임 웨이퍼와 동일한 품질 사양을 충족합니다. TSV 공정 검증 및 스택 조립 시험에 이상적입니다.
대상 응용 분야
HBM은 AI/ML 가속기(NVIDIA H100/H200/B200, AMD MI300X), HPC 프로세서, 고급 FPGA 및 네트워킹 ASIC에 사용됩니다. 3D 적층은 CMOS 이미지 센서, 3D NAND 플래시, 그리고 3D 적층 로직(Intel Foveros, TSMC SoIC) 및 모바일 SoC용 이기종 집적과 같은 신흥 응용 분야에도 적용됩니다.