실리콘 에피 웨이퍼
CVD를 통해 성장된 정밀하게 도핑된 에피택셜 층이 있는 실리콘 웨이퍼 - Si 기판의 동종에피택셜 Si. CMOS 이미지 센서, 전력 MOSFET, IGBT 및 BiCMOS 공정을 위한 맞춤형 저항률, 두께(0.5μm~200μm) 및 도핑 프로파일. 300mm 전체에서 층 두께 균일성은 ±1%, 도핑 균일성은 ±3%입니다.
실리콘 에피택셜 웨이퍼란?
실리콘 에피택셜(epi) 웨이퍼는 단결정 실리콘층(에피층)을 화학기상증착(CVD)으로 연마된 실리콘 기판 웨이퍼 위에 성장시킨 엔지니어링 기판입니다. 동종에피택시의 결정적 특징은 증착된 막이 하부 기판의 결정 구조를 그대로 재현하여 계면 전반에 걸쳐 원자 수준의 정합을 구현한다는 점입니다. 비저항과 도핑이 전체에 걸쳐 균일한 벌크 웨이퍼와 달리, 에피택셜 웨이퍼는 활성 소자 영역(에피층)의 전기적 특성을 기계적 지지 기판으로부터 분리하여 벌크 실리콘만으로는 불가능한 소자 설계를 가능하게 합니다.
GINECHIP은 맞춤형 도핑 프로파일을 갖춘 에피택셜 웨이퍼를 제공합니다: 균일형(에피 두께 전반에 걸쳐 일정한 비저항), 경사형(두 목표값 사이에서 비저항이 전이), 다층형(도핑이 다른 별도의 에피 하위층), 그리고 수직 전류 수집을 위해 기판/에피 계면에 고농도 도핑 영역을 형성하는 매립층 구조입니다. 0.5μm(첨단 CMOS용 초박막)에서 200μm(전력 소자 드리프트 영역)까지의 두께를 상압 또는 감압 CVD 반응기로 생산하며, 300mm 웨이퍼 전반에 걸쳐 ±1% 두께 균일도와 ±3% 도핑 균일도를 구현합니다.
모든 에피택셜 웨이퍼 로트는 FTIR 두께 매핑, 수은 프로브 또는 4점 프로브 비저항 매핑, 깊이 분해 캐리어 농도를 위한 SRP(확산 저항 프로파일링), 도펀트 종 검증을 위한 SIMS, 그리고 단결정 에피 품질을 확인하기 위한 XRD 로킹 커브 분석으로 검증됩니다. ISO 9001:2015 인증 파트너 시설에서 출하 시마다 완전한 CoA가 제공됩니다.
에피 웨이퍼 단면 구조
CVD 에피택시로 성장시킨 소자 등급 단결정 실리콘입니다. 맞춤 도핑(As/P/B), 비저항 0.01–1000 Ω·cm. 결함 밀도 < 0.5 적층결함/cm²이며 기판과 원자 수준의 계면 정합을 이룹니다.
기판과 에피층 사이의 급격 또는 경사 도핑 전이입니다. 전이 폭은 반응기 퍼지 사이클과 온도 상승 속도로 제어됩니다. 이 계면에는 선택적으로 매립층(n⁺ 또는 p⁺)을 도입할 수 있습니다.
기계적 지지를 제공하고, 수직 소자에서는 후면 접점으로 이어지는 저저항 전류 경로를 제공하는 연마된 단결정 실리콘 기판입니다. 기판 도핑은 에피층과 독립적으로 선택됩니다.
에피 도핑 프로파일 옵션
에피택셜 층을 관통하는 도핑 프로파일은 에피 웨이퍼의 핵심 설계 파라미터로, 해당 층에 제작되는 소자의 전기적 특성을 결정합니다. GINECHIP은 고객의 소자 요구에 맞는 네 가지 도핑 프로파일 구성을 제공합니다.
균일 도핑
에피층 두께 전반에 걸쳐 일정한 비저항
CVD 증착 중 일정한 도펀트 유량은 균일한 비저항을 제공합니다. 이는 전력 MOSFET 드리프트 영역, CMOS 이미지 센서 흡수층, 아날로그 IC 에피층에서 가장 널리 요구되는 프로파일입니다.
경사 도핑
두 목표값 사이에서 비저항이 전이
증착 중 도펀트 가스 유량을 점진적으로 증가시켜 제어된 비저항 구배를 형성합니다. 전계 프로파일 최적화를 위한 PIN 다이오드와 베이스 통과 시간을 단축하는 내장 드리프트 전계를 위한 바이폴라 트랜지스터에 사용됩니다.
다층
도핑이 다른 둘 이상의 별도 에피 하위층
층 사이에서 도펀트 가스를 변경하는 순차 증착은 복잡한 수직 도핑 프로파일을 구현합니다. 교번 n/p 필러를 갖는 슈퍼정션 MOSFET과 필드 스톱 및 버퍼층을 갖는 IGBT에 필수적입니다.
매립층
기판/에피 계면의 고농도 도핑 영역
서브컬렉터 매립층은 에피택시 전에 고선량 주입 또는 확산으로 기판에 형성되며, 이후 에피 성장으로 덮입니다. 저저항 매립층은 BiCMOS 및 RF HBT 공정용 수직 NPN 바이폴라 트랜지스터에서 컬렉터 접점 역할을 합니다.
CVD 에피택시 공정 화학
실리콘 에피택시는 화학기상증착으로 수행되며, 실리콘 함유 전구체 가스가 웨이퍼 표면에서 열분해되어 실리콘 원자를 증착하고, 이 원자들이 기판 격자 위에 에피택셜하게 배열됩니다. 전구체 선택은 증착 속도, 온도 범위, 염소 화학 효과를 결정합니다.
| 매개변수 | 실란(SiH₄) | 디클로로실란(SiH₂Cl₂) | 트리클로로실란(SiHCl₃) |
|---|---|---|---|
| 증착 온도 | 650–900°C | 1050–1150°C | 1100–1200°C |
| 압력 영역 | 상압 또는 감압(10–100 Torr) | 상압 또는 감압(40–760 Torr) | 상압(760 Torr) |
| 증착 속도 | 0.2–2 μm/min (lower T) | 0.5–3 μm/min(중간) | 1–5 μm/min(최고) |
| HCl 부산물 | 없음 | 예(증착된 Si당 2 HCl) | 예(증착된 Si당 3 HCl) |
| 패턴 시프트 민감도 | 높음(Cl 에칭 없음) | 중간(일부 Cl 에칭) | 낮음(Cl 에칭이 보상) |
| 오토도핑 억제 | 제한적(Cl 포집 없음) | 양호(HCl이 표면 도펀트를 에칭) | 우수(높은 Cl 포집) |
| 도펀트 도입 | 높은 As/P/B 도입 효율 | 중간; Cl 화학에 의해 제어됨 | 낮음; 강한 Cl 경쟁 |
| 최적 용도 | 저온 선택적 에피, 박막, SiGe | 범용 에피, 100–200mm | 두꺼운 전력 소자 에피, 150–200mm |
응용 및 시장 세그먼트
CMOS Image Sensors (CIS)
High-resistivity p/p⁺ epitaxial wafers for backside-illuminated (BSI) CMOS image sensors. Thick, low-defect epi layers provide the photon absorption region with long carrier diffusion lengths and low dark current for high quantum efficiency.
Power MOSFETs & IGBTs
Thick n-type epi layers (10–150μm) on heavily-doped n⁺ substrates form the voltage-blocking drift region in vertical power MOSFETs, IGBTs, and super-junction devices. Epi resistivity directly determines breakdown voltage rating (BV<sub>DSS</sub>).
BiCMOS & RF Bipolar
Buried-layer epitaxy for BiCMOS processes: n⁺ sub-collector buried layer followed by n-type epi for the collector region. Enables high-f<sub>T</sub> SiGe HBTs with f<sub>max</sub> exceeding 300 GHz for mmWave RF front-ends.
Discrete Diodes & Rectifiers
Epitaxial Si wafers for PIN diodes, Schottky rectifiers, Zener diodes, and TVS protection devices. Custom epi resistivity and thickness profiles optimize forward voltage, reverse recovery, and breakdown characteristics.
MEMS on Epi
Epitaxial silicon as the structural layer in MEMS inertial sensors and pressure transducers. Epi-poly deposition on sacrificial oxide enables thick, low-stress polysilicon structural layers for surface micromachined accelerometers and gyroscopes.
Analog & Mixed-Signal ICs
High-resistivity epitaxial layers on low-resistivity substrates for analog ICs. The low-resistance substrate provides a solid ground plane while the high-resistivity epi reduces substrate coupling and crosstalk between analog blocks.
Radiation Detectors
Ultra-high-resistivity (>1 kΩ·cm) thick epitaxial wafers for silicon radiation detectors and particle physics sensors. Full depletion at moderate bias voltages enables high charge collection efficiency for X-ray, gamma, and charged-particle detection.
Advanced Memory Devices
Epitaxial silicon for DRAM cell capacitors, 3D NAND channel material, and emerging memory technologies (RRAM, MRAM). Defect-free epi surfaces enable high-quality gate dielectric growth and low leakage.
기술 사양
| 매개변수 | 사용 가능 범위/값 |
|---|---|
| Epi Layer Thickness | 0.5μm – 200μm (standard); ultra-thin 50nm on request |
| Thickness Uniformity | ±1% within-wafer (Std Dev on 300mm); ±2% on 200mm |
| Doping Species | Arsenic (n-type), Phosphorus (n-type), Boron (p-type) |
| Resistivity Range | 0.01 – 1000 Ω·cm (custom doping; ±3% uniformity on 300mm) |
| Doping Profile Types | Uniform, graded, multi-layer, buried layer (sub-collector) |
| Transition Width (sub/epi) | < 5% of epi layer thickness (abrupt interface control) |
| Substrate Wafer Diameters | 100mm (4″), 150mm (6″), 200mm (8″), 300mm (12″) |
| Substrate Orientations | 〈100〉, 〈111〉, 〈110〉; off-cut to ±0.5° on request |
| Substrate Resistivity | 0.001 – 10,000 Ω·cm (CZ or FZ; n-type or p-type) |
| Deposition Method | CVD epitaxy (SiH₄, SiHCl₃, SiH₂Cl₂); atmospheric or reduced pressure |
| Epi Defect Density | < 0.5 stacking faults/cm²; < 10 dislocations/cm² (Class 100 cleanroom) |
| Backside Treatment | Polished, etched, or polysilicon back-seal for autodoping suppression |
계측 및 품질 보증
에피택셜 웨이퍼 품질은 두께, 도핑, 결정 품질 및 표면 품질을 다루는 다중 기법 특성화 프로토콜을 통해 검증됩니다. 모든 로트는 포괄적인 분석성적서와 함께 출하됩니다.
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에피층 두께, 비저항(또는 도핑 농도), 도핑 유형, 프로파일 유형(균일/경사/다층/매립층), 기판 직경과 결정 방위, 수량을 지정해 주십시오. 당사 에피택시 전문가가 24시간 이내에 계측 사양을 포함한 상세 견적을 제공해 드립니다.