그래핀 온 서브스트레이트(CVD) 웨이퍼
첨단 소자 제작에 바로 사용할 수 있는 그래핀 필름을 제공합니다. SiO₂/Si, 사파이어, 석영, PET/PEN, Cu 포일 위에서 CVD 단층 그래핀(커버리지 <strong>>95%</strong>)을 선택하세요—최대 <strong>150mm</strong>.
개요
GINECHIP은 서브스트레이트 위에 전사된 그래핀 박막을 제공하며, 광학/전기 특성 및 소자 프로토타이핑에 최적화합니다.
단층(>95% 커버리지), 이층, 소층(3–5층) 또는 rGO(환원 GO)를 SiO₂/Si(90nm/285nm/300nm 산화막), 사파이어, 석영, PET, PEN, 또는 Cu 포일(as-grown) 위에서 선택하세요. 최대 4″(100mm) 및 6″(150mm)까지 지원합니다.
<strong>시트 저항 200–600 Ω/□</strong>, <strong>550nm에서 광학 투과율 > 97%</strong>를 성능 목표로 합니다.
CVD 성장
Cu 포일 위에서 제어된 CVD 공정을 통해 그래핀을 성장시키며, 단층/이층/소층 형성을 지원하고 각 단계마다 품질 체크포인트를 둡니다.
- Cu 포일 준비 및 고온 어닐링으로 촉매 표면 안정화.
- 탄소 소스가 구리 표면에서 분해되어 단층 그래핀 형성.
- 제어 냉각으로 층 품질과 균일성 보존.
- 전사 전 필름 품질을 초기 점검.
CVD 성장은 목표 서브스트레이트에서 일관된 그래핀 커버리지와 전기/광학 성능을 확보하도록 설계되었습니다.
전사 공정
성장 후, 젖은(습식) 또는 건식 전사 공정을 통해 그래핀을 Cu에서 선택한 서브스트레이트로 전사합니다.
습식 전사
PMMA 지지층을 사용한 뒤 Cu를 식각하고, 이어서 기판 세정으로 목표 웨이퍼 위에 그래핀 필름을 확보합니다.
건식 전사
열 방출 테이프/PDMS 기반 방식으로 젖은 식각 단계를 생략하고 그래핀을 전사하여, 섬세한 소자 스택에 대해 제어된 핸들링을 지원합니다.
공정 윈도우에 맞춰 전사 방식을 선택하세요: 습식은 확립된 공정에 적합, 건식은 더 부드러운 취급에 유리합니다. 선택한 서브스트레이트에서 균일한 그래핀을 목표로 합니다.
특성 분석 및 품질 관리
출하 전, 각 로트는 <strong>레이어 수</strong>, <strong>광 투과율</strong>, <strong>시트 저항</strong>, <strong>구조 균일성</strong>을 확인하여 기판 위 그래핀의 안정적인 성능을 보장합니다.
라만 분광
단층 그래핀 품질은 라만 지표로 검증합니다: I₂D/I_G > 2 및 2D 피크 FWHM 25–35 cm⁻¹로, 기판 전반에서 신뢰성 있는 단층 판정을 지원합니다.
AFM 표면 분석
표면 품질은 RMS 거칠기 < 0.3 nm로 관리합니다. 전사 후에도 청결도를 유지하여 후속 공정 연계에 도움을 줍니다.
전기 성능
그래핀의 전하 이동 특성은 SiO₂/Si에서 FET 이동도 1,000–5,000 cm²/V·s로 입증되며, 투명 전자소자 응용에서 고품질 채널 거동을 지원합니다.
그래핀 vs. ITO vs. 은 나노와이어
초박막 투명성과 제어 가능한 시트 저항이 필요할 때, 그래핀은 <strong>ITO</strong> 및 <strong>은 나노와이어</strong>와 같은 기존 투명 도전성 소재를 대체할 수 있는 올-카본 대안입니다. 공정 투입이 가능한 기판 통합을 위해 광학·전기 특성을 강하게 검증합니다.
| 매개변수 | 그래핀(CVD 단층) | ITO (In₂O₃:Sn) | 은 나노와이어 네트워크 |
|---|---|---|---|
| 재료 | Graphene (CVD monolayer) | ITO (In₂O₃:Sn) | Ag Nanowire Network |
| 시트 저항 | 200–600 Ω/sq | 10–50 Ω/sq | 10–100 Ω/sq |
| 투명도(550nm) | > 97% | 85–92% | 85–92% |
| 유연성 | Excellent (bend radius < 1mm) | Poor (brittle, cracks at ~2% strain) | Good (bend radius ~3mm) |
| 기계적 내구성 | Outstanding (tensile strength 130 GPa) | Fragile (ceramic, low fracture toughness) | Moderate (corrosion-prone) |
| 화학적 안정성 | Excellent (inert, acid/base resistant) | Moderate (acid-sensitive, In leaching) | Poor (Ag oxidation/sulfidation) |
| 열전도도 | ~5,000 W/m·K (in-plane) | ~10 W/m·K | ~30 W/m·K |
| 원자재 풍부도 | Carbon: abundant, low cost | Indium: critical raw material, supply risk | Silver: precious metal, price volatility |
| 공정 온도 | CVD at ~1,000°C; transfer at RT | Sputter deposition at 200–400°C | Solution coating, anneal at 120–200°C |
| 확장성 | Wafer-scale demonstrated (150mm); roll-to-roll emerging | Mature; large-area sputtering established | Roll-to-roll compatible; limited uniformity |
| 최적 용도 | Flexible, transparent, high-frequency; 2D heterostructures | Rigid touch screens, LCDs, low-cost TCO | Flexible touch, EMI shielding, heaters |
응용
플렉서블 디스플레이 & 웨어러블
단층/이층/소수층 그래핀을 선택한 기판으로 전사하여 <strong>높은 광 투과</strong>와 균일한 커버리지를 제공, 휨이 가능한 투명 전자소자에 적합합니다.
바이오 센서
그래핀-온-기판 플랫폼은 표면과의 민감한 상호작용을 지원합니다. 단층/이층/3–5층 등 층 타입을 제어해 용도에 맞는 전기화학적 응답을 설계할 수 있습니다.
고주파/RF 소자
전기적 특성을 조절할 수 있습니다. 전사된 단층의 시트 저항은 <strong>200–600 Ω/sq</strong>로, 균일성과 도전성이 중요한 RF 소자 프로토타이핑에 적합합니다.
에너지 저장 & 배터리
설계된 기판 위의 그래핀과 rGO는 전극 및 인터레이어에 적합한 <strong>전도성·표면 활성</strong> 층을 제공하며, 6″까지의 일반적인 웨하 사이즈에서 일관된 제조를 지원합니다.
2D 이종구조 연구
그래핀 타입(단층 >95% 커버리지, 이층, 3–5층, rGO)과 기판 옵션(SiO₂/Si, 사파이어, 쿼츠, PET/PEN, Cu 포일 as-grown)을 선택해 <strong>제어된 적층</strong> 및 계면 연구에 활용하세요.
가스 & 화학 센서
rGO(환원 GO)와 다층 그래핀을 안정적인 기판에 구성하면 흡착 기반 감지에 유리합니다. <strong>라만 매핑</strong> 기준 커버리지 목표는 >95%로, 신호 거동의 일관성을 돕습니다.
기술 사양
| 매개변수 | 사용 가능한 범위/값 |
|---|---|
| 그래핀 유형 | Monolayer (> 95% coverage), Bilayer, Few-layer (3–5 layers), Reduced GO (rGO) |
| 기판 옵션 | SiO₂/Si (90nm/285nm/300nm oxide), Sapphire, Quartz, PET, PEN, Cu foil (as-grown) |
| 웨이퍼 크기 | Up to 4″ (100mm), 6″ (150mm), custom sizes |
| CVD 성장 방법 | CVD on Cu foil, transfer to target substrate |
| 커버리지 | > 95% monolayer by Raman mapping |
| 시트 저항 | 200–600 Ω/sq (monolayer, transferred) |
| 광 투과율 | > 97% at 550nm (monolayer) |
| 라만 I₂D/I_G 비율 | > 2 for monolayer; < 0.5 D/G |
| 2D 피크 FWHM | 25–35 cm⁻¹ for monolayer, Lorentzian fit |
| 이동도(FET) | FET mobility: 1,000–5,000 cm²/V·s on SiO₂/Si |
| 도핑 수준 | As-transferred: p-type 10¹²–10¹³ cm⁻² |
| 결정립 크기 | 10–50μm (standard CVD), up to 1mm (optimized) |
| 표면 거칠기 | Conforms to substrate; Si/SiO₂ roughness < 0.3nm RMS after transfer |
| 잔류물 | PMMA minimized, thermal annealing available for cleaner surface |
| 포장 | Vacuum-sealed, desiccant pack, Class 100 |
품질 및 인증
품질 보증은 생산 관리와 문서로 뒷받침됩니다: <strong>단층 그래핀(커버리지 > 95%)</strong>, <strong>시트 저항 200–600 Ω/sq</strong>, <strong>550 nm에서 광 투과율 > 97%</strong>, <strong>결정립 크기 10–50 μm(최대 1 mm)</strong>, <strong>표면 거칠기 < 0.3 nm RMS</strong>. 포장 등급은 <strong>Class 100</strong>이며 <strong>ISO 9001:2015</strong>, <strong>RoHS/REACH</strong> 준수합니다.
견적 요청 / 사양 커스터마이즈
적용 분야와 목표 요구사항을 알려주세요. <strong>기판 위 그래핀 맞춤형 솔루션</strong>에 대해 문의해 주시기 바랍니다.