실리콘 인터포저
TSV와 다층 RDL을 갖춘 실리콘 인터포저로, CoWoS, HBM, 칩렛 통합 및 AI/ML 가속기 패키징용입니다. 패시브, 액티브, 고저항 RF 등급으로 최대 300mm까지 제공됩니다.
개요
실리콘 인터포저는 2.5D 및 3D 첨단 패키징의 핵심에 있는 중요한 상호 연결 구조입니다. 칩 다이와 유기 패키지 기판 사이에 위치하는 고밀도 배선 기판 역할을 하며, 유기 기판에서는 불가능한 미세 피치 상호 연결(L/S 최대 0.4/0.4μm)을 제공합니다. TSV(Through-Silicon Via)는 수직 전기 피드스루를 제공하고, 다층 Cu RDL은 칩렛, HBM 스택, I/O 인터페이스 사이의 측방향 배선을 제공합니다.
GINECHIP은 패시브, 액티브(임베디드 LSI가 있는 CoWoS-L), 고저항 RF 등급의 실리콘 인터포저 기판을 공급하며, TSV 종횡비는 최대 15:1, RDL 라인/스페이스는 0.4/0.4μm까지 지원합니다. 당사의 인터포저는 200mm 및 300mm 직경으로 제공되며, 두께 옵션은 100μm~775μm입니다. 모든 인터포저는 TSV 저항/수율, RDL 연속성, 보이드 검출, 범프 무결성 테스트를 포함한 종합적인 전기적·기계적 계측을 거칩니다.
인터포저 유형
Passive TSV Interposer
가장 일반적수직 전기 피드스루를 위한 TSV와 측방향 배선을 위한 전면 및/또는 후면의 다층 RDL을 갖춘 실리콘 인터포저. 능동 소자가 없으며 순수한 패시브 상호 연결 기판입니다. CoWoS-S, 칩렛 기반 프로세서, HBM 통합에 사용됩니다. 모든 인터포저 유형 중 최고의 상호 연결 밀도(L/S 최대 0.4/0.4μm)와 가장 낮은 신호 지연을 제공합니다.
Active Interposer (CoWoS-L)
임베디드 LSI능동 신호 버퍼링, 프로토콜 브리징, 전력 관리를 위한 임베디드 로컬 실리콘 상호 연결(LSI) 다이를 갖춘 실리콘 인터포저. LSI 칩은 인터포저 유전체 내에 임베드되어 인터포저 외부로 나가는 지연 페널티 없이 칩렛 간 능동 배선을 제공합니다. CoWoS-L은 AI/ML 가속기 통합의 최첨단을 대표합니다.
High-Resistivity RF Interposer
RF/mmWaveRF 및 mmWave 주파수에서 기판 손실을 최소화하기 위해 고저항(> 1,000 Ω·cm) 실리콘에 제작된 실리콘 인터포저. 안테나 어레이, 빔포밍 IC, 트랜시버를 단일 인터포저에 통합할 수 있으며, 임피던스 정합과 필터링을 위한 집적 수동 소자(IPD)를 갖춥니다. 5G AiP 모듈과 위상 배열 레이더에 사용됩니다.
기술 사양
| 매개변수 | 사양 |
|---|---|
| 재료 | Single-crystal silicon (CZ, FZ), High-resistivity Si (> 1,000 Ω·cm for RF) |
| 지름 | 200mm (8″), 300mm (12″) |
| 두께 | 100μm – 775μm (standard), 50μm – 100μm (ultra-thin with temporary carrier) |
| TSV 직경 | 5μm – 100μm (application-dependent) |
| TSV 깊이 | 20μm – 300μm |
| TSV 종횡비 | Up to 15:1 (via-first), up to 10:1 (via-middle) |
| RDL L/S | 0.4/0.4μm (fine-pitch), 2/2μm (standard), 5/5μm (coarse) |
| RDL 층수 | 1 – 8 metal layers (Cu damascene or semi-additive) |
| 유전체 | SiO₂ (CVD), Si₃N₄, low-k polymer (BCB, PI) |
| 범프 유형 | μ-bump (Cu pillar + SnAg cap), C4 bump (SAC305/SnPb), Cu hybrid bond pad |
| 범프 피치 | 10μm (hybrid bond) – 400μm (C4) |
| 인터포저 풋프린트 | Up to 2.5× reticle size (~2,100mm²) with stitching |
| TTV | ≤ 2μm (200mm), ≤ 3μm (300mm) |
| Bow / Warp | ≤ 30μm Bow, ≤ 40μm Warp (300mm, post-TSV) |
| 포장 | Class 100 cleanroom vacuum-sealed cassette or single-wafer shipper |
응용
TSMC's CoWoS platform is the most widely deployed silicon interposer technology, with production volumes exceeding 2.68 million wafers. The silicon interposer provides the high-density interconnect fabric between logic compute dies, HBM stacks, and I/O chiplets. GINECHIP supplies the starting silicon substrates, TSV-processed wafers, and RDL-metallized interposers for CoWoS production.
HBM 스택(HBM2E, HBM3, HBM3E)에는 1,024비트 폭 인터페이스와 55μm(μ-bump)~10μm(하이브리드 본딩)의 범프 피치를 갖춘 실리콘 인터포저가 필요합니다. 인터포저는 HBM 스택 하단의 로직 다이에서 컴퓨트 다이로 광대역 메모리 버스를 라우팅하여 스택당 1.6 TB/s의 대역폭을 구현합니다.
UCIe(Universal Chiplet Interconnect Express) 및 BoW(Bridge of Wires) 표준화 인터페이스는 실리콘 인터포저에서 이종 칩렛 통합을 가능하게 합니다. 인터포저는 물리 계층 상호 연결 구조를 제공하며, 여러 레티클 크기 칩렛에 걸쳐 UCIe 표준 및 고급 UCIe 표준 데이터 레이트 16–64 GT/s per lane을 지원합니다.
대규모 언어 모델(LLM) 학습 및 추론 가속기에는 레티클 한계의 2.5배를 초과하는 다이 크기를 수용하기 위한 레티클 스티칭(reticle-stitching)을 갖춘 인터포저가 필요합니다. 인터포저는 여러 컴퓨트 타일, HBM 스택, 고속 SerDes 칩렛을 연결하며 인터포저 전반에 걸쳐 10 TB/s를 초과하는 대역폭을 제공합니다.
Data center switch ASICs (51.2T, 102.4T) require interposers for integrating the large switch die with multiple HBM stacks and high-speed SerDes. The interposer's dense routing capability (L/S 0.4/0.4μm) is essential for routing the massive I/O count (2,000+ signal pins) from the switch ASIC to the package substrate.
멀티 다이 FPGA 및 하드웨어 에뮬레이션 플랫폼은 실리콘 인터포저를 사용하여 여러 FPGA 패브릭 다이를 단일 인터포저에 연결합니다. 인터포저는 멀티 다이 FPGA가 단일 논리 소자로 보이도록 하는 고대역폭·저지연 다이 간 상호 연결 구조를 제공합니다.
품질 및 계측
TSV 저항 및 수율
테스트 구조에 대한 4점 켈빈 프로브 측정. TSV 저항 < 50 mΩ(일반적, 10×100μm 비아). 1,000개 비아 체인의 데이지 체인 연속성 수율 > 99.9%.
TSV 절연 및 누설
TSV와 실리콘 기판 사이의 I-V 측정. 5V 바이어스에서 누설 전류 < 1 nA. 200nm 열 산화 SiO₂ 라이너의 항복 전압 > 50V.
RDL 전기 테스트
RDL 테스트 구조에 대한 연속성 및 절연 테스트. 라인 저항이 목표 시트 저항(Cu: 1.7 μΩ·cm 벌크)을 충족합니다. 층간 유전체 파괴 > 5 MV/cm.
X선 / 음향 현미경
TSV Cu 충전 및 범프 상호 연결의 보이드 검출. TSV 충전부에 > 1μm 보이드 없음. 리플로우 후 계면 박리 검사를 위한 C-SAM.
TTV / Bow / Warp 간섭계 측정
TSV 후 및 RDL 후 전면 웨이퍼 토포그래피. 300mm 웨이퍼의 TTV ≤ 2μm, Bow ≤ 30μm, Warp ≤ 40μm. 후속 본딩 및 조립 단계에 중요합니다.
AFM 표면 거칠기
CMP 후 표면 거칠기 측정. Cu 디싱 < 50nm, 유전체 침식 < 30nm. 하이브리드 본딩 호환성을 위한 CMP 후 Ra < 1nm.
FIB-SEM 단면
TSV 및 RDL 단면의 집속 이온빔 밀링 및 SEM 이미징. 배리어/시드 연속성, Cu 충전 품질, 계면 무결성 검증.
범프 전단 / 인장 테스트
JEDEC JESD22-B117에 따른 μ-bump 및 C4 범프의 기계적 무결성 테스트. Cu 필러 범프의 전단 강도 > 50 MPa. C4 범프의 인장 강도 > 5g.