Silizium-Interposer
Silizium-Interposer mit TSV und mehrschichtigem RDL für CoWoS, HBM, Chiplet-Integration und AI/ML-Beschleuniger-Packaging. Erhältlich in passiver, aktiver und hochohmiger RF-Ausführung bis 300mm.
Übersicht
Der Silizium-Interposer ist die kritische Verbindungsstruktur im Zentrum des 2.5D- und 3D-Advanced-Packaging. Er dient als hochdichtes Verdrahtungssubstrat zwischen den Chip-Dies und dem organischen Package-Substrat und bietet die feinen Pitch-Verbindungen (L/S bis hinunter zu 0.4/0.4μm), die auf organischen Substraten nicht erreichbar sind. Through-Silicon Vias (TSVs) bieten vertikale elektrische Durchführungen, während mehrschichtiges Cu-RDL die laterale Verdrahtung zwischen Chiplets, HBM-Stapeln und I/O-Schnittstellen bereitstellt.
GINECHIP liefert Silizium-Interposer-Substrate in passiver, aktiver (CoWoS-L mit eingebetteten LSI) und hochohmiger RF-Ausführung, mit TSV-Aspektverhältnissen bis 15:1 und RDL-Linie/Space bis 0.4/0.4μm. Unsere Interposer sind in 200mm- und 300mm-Durchmessern mit Dickenoptionen von 100μm bis 775μm erhältlich. Alle Interposer durchlaufen eine umfassende elektrische und mechanische Messtechnik, einschließlich TSV-Widerstand/Ausbeute, RDL-Kontinuität, Hohlraumerkennung und Bump-Integritätstests.
Interposer-Typen
Passive TSV Interposer
Am häufigstenSilizium-Interposer mit TSVs für vertikale elektrische Durchführungen und mehrschichtigem RDL auf Vorder- und/oder Rückseite für die laterale Verdrahtung. Keine aktiven Bauelemente — rein passives Verbindungssubstrat. Verwendet in CoWoS-S, chiplet-basierten Prozessoren und HBM-Integration. Bietet die höchste Verbindungsdichte (L/S bis 0.4/0.4μm) und die niedrigste Signallatenz aller Interposer-Typen.
Active Interposer (CoWoS-L)
Eingebettete LSISilizium-Interposer mit eingebetteten lokalen Silizium-Verbindungs-Dies (LSI) für aktive Signalpufferung, Protokollbrücken und Leistungsmanagement. Die LSI-Chips sind in das Interposer-Dielektrikum eingebettet und bieten aktive Verdrahtung zwischen Chiplets ohne den Latenznachteil eines Verlassens des Interposers. CoWoS-L repräsentiert den State of the Art für die Integration von AI/ML-Beschleunigern.
High-Resistivity RF Interposer
RF/mmWaveSilizium-Interposer auf hochohmigem (> 1 000 Ω·cm) Silizium, um Substratverluste bei RF- und mmWave-Frequenzen zu minimieren. Ermöglicht die Integration von Antennenarrays, Beamforming-ICs und Transceivern auf einem einzigen Interposer mit integrierten passiven Bauelementen (IPDs) zur Impedanzanpassung und Filterung. Verwendet in 5G-AiP-Modulen und Phased-Array-Radar.
Technische Spezifikationen
| Parameter | Spezifikation |
|---|---|
| Material | Single-crystal silicon (CZ, FZ), High-resistivity Si (> 1,000 Ω·cm for RF) |
| Durchmesser | 200mm (8″), 300mm (12″) |
| Dicke | 100μm – 775μm (standard), 50μm – 100μm (ultra-thin with temporary carrier) |
| TSV-Durchmesser | 5μm – 100μm (application-dependent) |
| TSV-Tiefe | 20μm – 300μm |
| TSV-Aspektverhältnis | Up to 15:1 (via-first), up to 10:1 (via-middle) |
| RDL L/S | 0.4/0.4μm (fine-pitch), 2/2μm (standard), 5/5μm (coarse) |
| RDL-Lagen | 1 – 8 metal layers (Cu damascene or semi-additive) |
| Dielektrikum | SiO₂ (CVD), Si₃N₄, low-k polymer (BCB, PI) |
| Bump-Typ | μ-bump (Cu pillar + SnAg cap), C4 bump (SAC305/SnPb), Cu hybrid bond pad |
| Bump-Pitch | 10μm (hybrid bond) – 400μm (C4) |
| Interposer-Footprint | Up to 2.5× reticle size (~2,100mm²) with stitching |
| TTV | ≤ 2μm (200mm), ≤ 3μm (300mm) |
| Bow / Warp | ≤ 30μm Bow, ≤ 40μm Warp (300mm, post-TSV) |
| Verpackung | Class 100 cleanroom vacuum-sealed cassette or single-wafer shipper |
Anwendungen
TSMC's CoWoS platform is the most widely deployed silicon interposer technology, with production volumes exceeding 2.68 million wafers. The silicon interposer provides the high-density interconnect fabric between logic compute dies, HBM stacks, and I/O chiplets. GINECHIP supplies the starting silicon substrates, TSV-processed wafers, and RDL-metallized interposers for CoWoS production.
HBM-Stapel (HBM2E, HBM3, HBM3E) erfordern Silizium-Interposer mit 1.024-Bit-breiten Schnittstellen und Bump-Pitches von 55μm (μ-Bump) bis 10μm (Hybridbonding). Der Interposer routet den breiten Speicherbus vom Logik-Die an der Basis des HBM-Stapels zum Rechen-Die und ermöglicht Bandbreiten von 1,6 TB/s pro Stapel.
Die standardisierten Schnittstellen UCIe (Universal Chiplet Interconnect Express) und BoW (Bridge of Wires) ermöglichen die heterogene Chiplet-Integration auf Silizium-Interposern. Der Interposer stellt die physische Verbindungsschicht bereit und unterstützt UCIe-Standard- und erweiterte UCIe-Standard-Datenraten von 16–64 GT/s pro Lane über mehrere retikelgroße Chiplets hinweg.
Trainings- und Inferenzbeschleuniger für große Sprachmodelle (LLM) erfordern Interposer mit Reticle-Stitching, um Die-Größen von mehr als dem 2,5-Fachen des Reticle-Limits unterzubringen. Der Interposer verbindet mehrere Compute-Tiles, HBM-Stapel und Hochgeschwindigkeits-SerDes-Chiplets mit einer Bandbreite von über 10 TB/s über den Interposer.
Data center switch ASICs (51.2T, 102.4T) require interposers for integrating the large switch die with multiple HBM stacks and high-speed SerDes. The interposer's dense routing capability (L/S 0.4/0.4μm) is essential for routing the massive I/O count (2,000+ signal pins) from the switch ASIC to the package substrate.
Multi-Die-FPGAs und Hardware-Emulationsplattformen nutzen Silizium-Interposer, um mehrere FPGA-Fabric-Dies auf einem einzigen Interposer zu verbinden. Der Interposer bietet die hochbandbreite, latenzarme Die-zu-Die-Verbindungsstruktur, die es dem Multi-Die-FPGA ermöglicht, als ein einziges logisches Gerät zu erscheinen.
Qualität & Messtechnik
TSV-Widerstand & Ausbeute
4-Punkt-Kelvin-Sondenmessung an Teststrukturen. TSV-Widerstand < 50 mΩ (typisch, 10×100μm Via). Daisy-Chain-Kontinuitätsausbeute > 99,9% bei 1.000-Via-Ketten.
TSV-Isolation & Leckage
I-V-Messung zwischen TSV und Siliziumsubstrat. Leckstrom < 1 nA bei 5V-Bias. Durchbruchspannung > 50V für 200nm thermischen SiO₂-Liner.
RDL-Elektrotest
Kontinuitäts- und Isolationsprüfung an RDL-Teststrukturen. Leitungswiderstand entspricht Ziel-Schichtwiderstand (Cu: 1,7 μΩ·cm Bulk). Zwischenschicht-Dielektrikum-Durchbruch > 5 MV/cm.
Röntgen- / Akustikmikroskopie
Hohlraumerkennung in TSV-Cu-Füllung und Bump-Verbindungen. Keine Hohlräume > 1μm in der TSV-Füllung. C-SAM zur Grenzflächen-Delaminierungsprüfung nach dem Reflow.
TTV- / Bow- / Warp-Interferometrie
Ganzwafer-Topografie nach TSV und nach RDL. TTV ≤ 2μm, Bow ≤ 30μm, Warp ≤ 40μm für 300mm-Wafer. Kritisch für die anschließenden Bonding- und Montageschritte.
AFM-Oberflächenrauheit
Oberflächenrauheitsmessung nach CMP. Cu-Dishing < 50nm, Dielektrikum-Erosion < 30nm. Ra nach CMP < 1nm für Hybridbonding-Kompatibilität.
FIB-SEM-Querschnitt
Fokussierte Ionenstrahl-Fräsung und SEM-Abbildung von TSV- und RDL-Querschnitten. Verifizierung von Barriere-/Seed-Kontinuität, Cu-Füllqualität und Grenzflächenintegrität.
Bump-Scher- / Zugtest
Mechanische Integritätsprüfung von μ-Bumps und C4-Bumps nach JEDEC JESD22-B117. Scherfestigkeit > 50 MPa für Cu-Pillar-Bumps. Zugfestigkeit > 5g für C4-Bumps.
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