Überblick
Silizium-Durchkontaktierungen (TSVs) schaffen vertikale elektrische Verbindungen durch einen Silizium-Wafer oder -Die und ermöglichen so 3D-IC-Stacking und heterogene Integration, die eine reine 2D-Skalierung nicht mehr leisten kann. Der TSV-Prozess von GINECHIP umfasst tiefes reaktives Ionenätzen, dielektrische Linerabscheidung, Barriere-/Saatmetallisierung sowie Cu- oder W-Via-Füllung über Via-First-, Via-Middle- und Via-Last-Integrationsschemata.
Jeder TSV-Prozess wird mittels Querschnitts-REM-Hohlraumprüfung, elektrischer Durchgangsprüfung und CTE-abgestimmter Füllverifizierung qualifiziert. Wir unterstützen Via-Durchmesser von 2 μm bis 100 μm mit Aspektverhältnissen bis 20:1 auf Wafern von 100 mm bis 300 mm, unter ISO 9001-zertifizierter Prozesskontrolle.
Prozessmodule
Tiefenreaktives Ionenätzen (DRIE)
Das Bosch-Verfahren zum tiefen Siliziumätzen erzeugt Via-Öffnungen mit hohem Aspektverhältnis, kontrolliertem Seitenwandwinkel und minimaler Riffelung und bildet damit die Grundlage für zuverlässige TSV-Verbindungen.
Dielektrische Auskleidung
Thermische oder PECVD-Oxid-/Nitrid-Auskleidungen isolieren die Kupfer-Via elektrisch vom umgebenden Silizium und schaffen je nach Via-Geometrie ein Gleichgewicht zwischen Konformität, Durchschlagsfestigkeit und thermischem Budget.
Barriere- und Saatschicht
Eine PVD- oder ALD-Tantal-/TaN-Barriere verhindert die Kupferdiffusion in das Silizium, während eine gesputterte Kupfer-Saatschicht eine gleichmäßige Bottom-up-Galvanisierung in Vias mit hohem Aspektverhältnis ermöglicht.
Kupfergalvanisierung
Additivgesteuertes Bottom-up-Superfilling scheidet porenfreies Kupfer vom Via-Boden nach oben ab, gefolgt von einem Tempern nach der Galvanisierung zum Abbau von Spannungen und zur Stabilisierung der Kornstruktur.
CMP & Rückseitenfinish
Chemisch-mechanisches Polieren entfernt überschüssiges Kupfer bei streng kontrolliertem Dishing und Erosion, gefolgt von Rückseitenfreilegung, Reinigung und optionaler Ni/Au-Oberflächenveredelung für die nachgelagerte Montage.
Prozessoptionen
Via-Middle-Integration
TSVs werden nach der Front-End-Transistorfertigung, aber vor der Back-End-Verdrahtung gebildet, was dichte Via-Arrays ermöglicht und gleichzeitig mit bestehenden BEOL-Temperaturbudgets kompatibel bleibt.
Via-Last-Integration
TSVs werden nach Abschluss der BEOL-Metallisierung von der Waferrückseite geätzt, wodurch Front-End- oder Back-End-Prozessabläufe nicht gestört werden, allerdings auf Kosten der Ausrichtungstoleranz zwischen Via und Kontaktpad.
Prozessablauf
Wafer-Vorbereitung
Eingehende Wafer werden geprüft, gereinigt und mit einer Hartmaske strukturiert, die Via-Positionen und -Durchmesser festlegt.
Tiefes Siliziumätzen
Der Bosch-Prozess (DRIE) ätzt Vias auf die Zieltiefe mit kontrolliertem Seitenwandwinkel und Riffelgröße.
Dielektrische Auskleidung
Thermisches oder per PECVD abgeschiedenes Oxid/Nitrid isoliert die Via-Seitenwand elektrisch vom Silizium.
Barriere & Saatschicht
PVD- oder ALD-Barriere- und Kupfer-Saatschichten werden abgeschieden, um eine porenfreie Galvanisierung zu ermöglichen.
Kupferfüllung
Bottom-up-Galvanisierung füllt das Via mit porenfreiem Kupfer, gefolgt von einem spannungsabbauenden Tempern.
CMP & Inspektion
Überschüssiges Kupfer wird zurückpoliert, und Röntgen-/Ultraschallprüfung bestätigt die Füllintegrität vor der Rückseitenbearbeitung.
Qualitätssicherung
| Parameter | Zielwert | Methode |
|---|---|---|
| Via-Widerstand | < 50 mΩ (typical, 10×100μm via) | 4-point Kelvin probe on test structures |
| Ketten-Ausbeute | > 99.9% (1,000-via chain) | 4-point resistance continuity |
| Dielektrische Durchbruchspannung | > 50V (for 200nm thermal SiO₂) | Ramped voltage I-V sweep |
| Leckstrom | < 1 nA at 5V (silicon-to-TSV) | I-V measurement, Si grounded, TSV biased |
| Kupfer-Protrusion | < 100nm @ 400°C anneal | AFM / profilometry |
| Lunkergehalt | Zero voids > 1μm in fill | X-ray microscopy / acoustic microscopy |
| Riffeltiefe | < 50nm (Bosch process) | SEM cross-section |
| Via-Kapazität | 50–200 pF (dependent on geometry) | C-V measurement at 1 MHz |
Qualitätshinweis
Via-Füllung
Die Via-Füllung mit Polyimid erzeugt planarisierte Zwischenschichtdielektrika mit hervorragender Spaltfüllfähigkeit. Die Spin-on-Anwendung füllt Vias mit hohem Aspektverhältnis ohne Hohlräume, und der thermische Aushärtungsprozess gewährleistet homogene Materialeigenschaften in den gefüllten Strukturen.
Unser Via-Fill-Polyimidprozess erreicht Aspektverhältnisse bis 3:1 mit hohlraumfreier Füllung, verifiziert durch Querschnitts-REM. Die Planarisierungsfähigkeit reduziert die Topografie für nachfolgende Lithografieschritte und verbessert die CD-Gleichmäßigkeit über den gesamten Wafer.
Photosensitive Polyimidformulierungen ermöglichen die direkte Strukturierung von Via-Öffnungen ohne separate Photoresist-Verarbeitung. Dies reduziert die Prozessschritte um 30 % und erreicht gleichzeitig eine Via-Auflösung bis zu 5 μm.
Anwendungen
3D-IC-Stapelung
Vertikale Die-zu-Die-Verbindungen für Hochbandbreiten-, latenzarme Kommunikation zwischen gestapelten Logik- und Speicher-Dies.
CMOS-Bildsensoren
Rückseitige Vias für kompakte Kameramodule, die Drahtbondschleifen eliminieren und kleinere Gehäuse ermöglichen.
2,5D-Interposer
Silizium-Interposer mit TSV-Verdrahtung verbinden mehrere Chiplets auf einem einzigen Substrat für heterogene Integration.
MEMS-CMOS-Integration
Hermetische vertikale Verbindungen zwischen MEMS-Sensor-Wafern und CMOS-ASIC-Wafern in Wafer-Level-Gehäusen.
Barrieretechnologie
Polyimid dient als hervorragende Spannungspufferschicht zwischen Siliziumsubstraten und nachfolgenden Metall- oder Dielektrikumsschichten. Sein niedriger Elastizitätsmodul (~3 GPa) und seine hohe Dehnung (>30 %) absorbieren thermomechanische Spannungen während der Verpackung und beim Temperaturwechsel.
Als Passivierungsschicht bietet Polyimid ausgezeichnete Chemikalienbeständigkeit, Feuchtigkeitsbarriereeigenschaften (WVTR < 1 g/m²/Tag) und elektrische Isolierung (Durchschlagspannung > 300 V/μm). Es schützt darunterliegende Schaltkreise vor Umwelteinflüssen und mechanischen Schäden.
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