RDL-Bump-Wafer
Redistribution Layer (RDL) und UBM Wafer-Level-Dienstleistungen.
Übersicht
RDL-Bump-Wafer sind eine Kerntechnologie im Advanced Packaging und ermöglichen hochdichte Verbindungen durch Redistribution Layer (RDL) und Under-Bump-Metallisierung (UBM). GINECHIP bietet umfassende RDL- und Bumping-Dienstleistungen — einschließlich Fine-Line-RDL, Kupfersäulenbumps, Lotbumps und Mikrobump-Technologie — zur Unterstützung der 2,5D/3D-Gehäuseintegration.
Wir liefern branchenführende Qualität und Präzision — alle RDL- und Bumping-Prozesse werden in einem Reinraum der ISO-Klasse 5 durchgeführt.
RDL-Technologiestufen
Standard-RDL
Einstiegs-Redistribution-Layer für kostensensitive Fan-Out- und Flip-Chip-Gehäuse mit ausgewogenem Verhältnis aus Routingdichte, hoher Fab-Ausbeute und kurzer Durchlaufzeit.
Fine-Pitch-RDL
Mehrschichtiges Fine-Line-RDL mit BCB- oder fortschrittlichen Polyimid-Dielektrika für dichteres Routing in 2,5D-Interposern und High-I/O-Fan-Out-Gehäusen.
Advanced-Damascene-RDL
Submikron-Damascene-Kupfer-RDL mit CVD-SiO₂-Dielektrikum und TaN/Ta-Barriere für höchste Verbindungsdichte bei 2,5D/3D- und Chiplet-Integration.
Bumping-Technologieoptionen
Wafer-Bumping erzeugt Verbindungsstrukturen auf Halbleiterwafern für die Flip-Chip-Montage. Unsere umfassende Bumping-Plattform unterstützt mehrere Materialien, Pitches und Aspektverhältnisse für Wafer von 100 mm bis 300 mm.
Lotbump
Wafer-Level-Lotbumping in SAC305-, SAC405- oder SnPb-Legierungen mit Ti/Cu- oder TiW/Cu-UBM, ideal für die Standard-Flip-Chip-BGA-Montage.
Kupfersäulenbump
Kupfersäulen mit hohem Aspektverhältnis und SnAg-Lotkappen ermöglichen feineres Pitch und geringeren elektrischen Widerstand als herkömmliche Lotbumps.
Mikrobump
Cu/Ni/SnAg-Mikrobumps mit einem Pitch unter 55 μm für 2,5D/3D-Stacking, Hybrid-Bonding und die anspruchsvollsten Verbindungsanforderungen bei HBM- und Chiplet-Designs.
Bonding-Prozessablauf
Wafer-Reinigung & Vorbereitung
Eingehende Wafer durchlaufen die Entfernung von Partikeln und organischen Verunreinigungen, um eine saubere Oberfläche für die Dielektrikumsbeschichtung zu schaffen.
Dielektrikumsbeschichtung & Aushärtung
Polyimid- oder BCB-Dielektrikum wird aufgeschleudert und thermisch ausgehärtet, um die isolierende Basisschicht für das RDL-Routing zu bilden.
RDL-Photolithografie
Die Fotolackstrukturierung definiert die RDL-Leiterbahngeometrie, belichtet und entwickelt bis zur angestrebten Line/Space-Designregel.
Cu-Seed-Sputtern
Eine dünne Kupfer-Seed-Schicht wird ganzflächig auf den Wafer gesputtert, um das anschließende Galvanisieren zu ermöglichen.
Cu-Galvanisierung
Kupfer wird galvanisch in die strukturierten Leiterbahnen und Vias eingebracht, um das leitfähige RDL-Routing aufzubauen.
UBM-Abscheidung
Under-Bump-Metallisierung wird abgeschieden, um Haftung, Diffusionsbarriere und lötbare Oberflächen an jeder Bump-Stelle bereitzustellen.
Bump-Plattierung & Platzierung
Lot-, Kupfersäulen- oder Mikrobump-Strukturen werden je nach gewählter Bump-Technologie an jeder UBM-Stelle plattiert oder platziert.
Reflow & Endkontrolle
Bumps werden zur endgültigen Form aufgeschmolzen und vor der Freigabe durch AOI, Querschnittsstichproben und elektrische Durchgangsprüfung verifiziert.
Wichtige Anwendungen
RDL- und Bumpschichten bilden das Rückgrat von FOWLP und ermöglichen dünnere, kleinere Gehäuse ohne Substrat.
Fine-Pitch-RDL und Mikrobumps verbinden Interposer und gestapelte Dies für eine Systemintegration mit hoher Bandbreite und niedriger Latenz.
Lot- und Kupfersäulenbumps stellen die direkten Chip-zu-Substrat-Verbindungen bereit, die in Standard-Flip-Chip-BGA-Gehäusen verwendet werden.
Hochdichtes RDL-Routing und Mikrobump-Verbindungen unterstützen die massiven I/O-Zahlen, die KI- und HPC-Rechen-Dies erfordern.
Verlustarmes RDL-Routing und präzise Bump-Platzierung erfüllen die elektrischen Leistungsanforderungen von 5G-Frontends und HF-Modulen.
Kompakte Fan-Out- und Fine-Pitch-Bump-Lösungen liefern das schlanke, hoch-I/O-fähige Packaging, das mobile Anwendungsprozessoren benötigen.
Integrierte passive Bauelemente
Integrierte passive Bauelemente (IPD), die in den RDL-Schichten hergestellt werden, stellen Kondensatoren, Induktivitäten und Widerstände direkt auf der Waferoberfläche bereit. Die IPD-Integration reduziert die Bauteilanzahl, minimiert Parasitäreffekte und verbessert die elektrische Leistung für RF- und Power-Management-Anwendungen.
Qualitätssicherung & Messtechnik
Unser Qualitätsmanagementsystem ist nach ISO 9001:2015 zertifiziert, mit zusätzlicher Einhaltung der SEMI-Standards, RoHS, REACH und der Vorschriften zu Konfliktmineralien. Jede Lieferung enthält ein Konformitätszertifikat mit Losrückverfolgbarkeit bis zum ursprünglichen Ingot.
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