Wafer-Bumping & UBM
Lot-Bumps, Cu-Pillars, Au-Studs mit vollständigem UBM-Stack.
Übersicht
Bumping ist die Schlüsseltechnologie für Flip-Chip und 3D.
Bumps: Lot, Cu-Pillars, Au. Pitch 130–10 μm. 200/300 mm.
Bumping-Technologien
Lot-Bumps (SnAg/Cu, SAC305)
Lot-Bumps 130–250 μm. SAC305, SnAg. RoHS.
Cu-Pillar-Bumps
Cu-Pillars 40–80 μm. Höhe 20–60 μm. Für 3D.
Au-Stud-Bumps
Au-Studs > 60 μm. Für Optoelektronik. < 150°C.
Micro-Bumps (Cu/SnAg, 10–55 μm)
Micro-Bumps 10–55 μm für 3D-IC. HBM, Chiplets.
UBM-Stapel-Optionen
Under-Bump-Metallisierung (UBM) stellt die Haft-, Diffusionsbarriere- und Lotbenetzungsschichten bereit, die für zuverlässiges Wafer-Bumping erforderlich sind. Wir bieten eine Reihe von UBM-Stapeln, die für verschiedene Lottypen, Pitch-Anforderungen und Zuverlässigkeitsprofile optimiert sind.
Ti/Cu-Sputter-Saatschicht
Gesputterte Ti-Haftschicht (500Å–1000Å) mit Cu-Saatschicht (3000Å–8000Å) für galvanisch abgeschiedene Bumps und RDL. Niedriger Kontaktwiderstand. Ausgezeichnete Haftung auf SiO₂-, SiN- und Polyimid-Passivierung. Standard-Saatschicht für Cu-Pillar- und Lotbump-Prozesse. 200mm- und 300mm-Wafer.
Ti/Ni/Cu-Barriere-Stack
Der Stapel aus Ti-Haftschicht, Ni-Diffusionsbarriere und Cu-Saatschicht verhindert das Wachstum von Sn-Cu-Intermetallverbindungen an der UBM-Grenzfläche. Ni-Dicke 0,5–3μm. Erhöht die Bump-Zuverlässigkeit bei Temperaturwechseln und Elektromigrationsbelastung. Bevorzugt für Hochstrom- und Hochtemperaturanwendungen.
Cr/Cu/Au-Stack
Cr-Haftschicht (200Å–500Å) mit Cu- (1–3μm) und Au-Deckschichten (0,3–1μm). Unterstützt Au-Stud- und Au-Ball-Bumping ohne zusätzliche Galvanisierung. Korrosionsbeständiger, flussmittelfreier Prozess für HF-, MEMS- und optoelektronische Bauelementmontage.
TiW/Au-Stack
Gesputterte TiW-Barriere (1500Å–3000Å) mit Au-Deckschicht (0,5–2μm) widersteht der Diffusion bei erhöhten Betriebstemperaturen. Standard-UBM für GaAs- und Verbindungshalbleiterbauelemente, die drahtbondbare, oxidationsbeständige Kontaktpads erfordern.
Chemisch Nickel/Gold (ENIG)
Stromlos abgeschiedenes Ni (3–8μm) mit Immersions-Au-Flash (0,05–0,15μm) wird selektiv auf freiliegenden Al- oder Cu-Bondpads abgeschieden, ohne Sputtern oder Photolithografie. Kostengünstigere Ausrüstungsroute für Lotkugel- und Stud-Bump-UBM. Hochvolumen-, kostensensitive Fertigung.
Al/NiV/Cu-Stack
Gesputterte NiV-Barriere (0,3–0,8μm) mit Cu-Deckschicht (1–5μm), direkt auf Al-Bondpads aufgebracht — das standardmäßige, foundry-kompatible UBM für Flip-Chip-Bumping ohne zusätzliche Under-Metal-Ätzung oder Pad-Öffnungsschritte. Weit verbreitet für Lotbumps und Cu-Pillars auf Al-I/O.
Bonding-Prozessablauf
Wareneingangsvorbereitung
Wareneingangsprüfung & Oberflächenvorbereitung: Waferqualität prüfen und Oberflächen reinigen.
UBM-Abscheidung
UBM-Abscheidung: Sputter-Abscheidung von Haft-, Diffusionsbarriere- und Benetzungsschichten.
Lithografie-Strukturierung
Lithografie-Strukturierung: Photoresist auftragen, dann UBM-/Bump-Muster belichten und entwickeln.
Bump-Bildung
Bump-Bildung: Lot oder Cu-Pillar galvanisch abscheiden, Resist entfernen, UBM ätzen.
Reflow & Inspektion
Reflow & Inspektion: Lötreflow, AOI-Inspektion, elektrischer Test.
Typische Anwendungen
Flip-Chip Cu-Pillars/Lot. L < 0,1 nH.
Micro-Bumps 10–40 μm für HBM. TSV-kompatibel.
Bumps für CIS. Niedertemperatur-Bonden.
Au-Studs und Cu-Pillars für HF/mmWave. Lpar < 0,05 nH.
Au-Bumps für LED- und Micro-LED-Displays.
Zuverlässigkeitsprüfung
Umweltzuverlässigkeitstests umfassen Temperaturwechsel, HAST, Hochtemperaturlagerung und mechanischen Schock gemäß MIL-STD- und JEDEC-Standards. Gebondete Waferpaare werden für die anwendungsspezifischen Umweltbedingungen qualifiziert.
Qualitätssicherung
Unser Metrologielabor unterhält eine ISO-17025-Akkreditierung mit NIST-rückverfolgbaren Referenzstandards. Alle Messgeräte durchlaufen eine tägliche Kalibrierungsprüfung mit zertifizierten Referenzwafern, und unsere Messunsicherheit ist für jeden Parametertyp dokumentiert.
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