SOI-Wafer (Silizium-auf-Isolator)
Technische Drei-Schicht-Substrate — Device-Silizium auf vergrabenem Oxid auf Handle-Wafer. Smart Cut, BESOI, SIMOX, ELTRAN für RF-SOI, FD-SOI, MEMS, Photonik. 200mm und 300mm.
Was ist SOI?
Silicon-on-Insulator (SOI) ist eine Technologie für ingenieurmäßig gefertigte Substrate, bei der eine dünne einkristalline Silizium-Bauelementschicht durch eine vergrabene Oxidschicht (BOX) — typischerweise thermisches SiO₂ — elektrisch von einem Bulk-Silizium-Handle-Wafer isoliert wird. Diese Dreischichtarchitektur eliminiert die parasitäre Sperrschichtkapazität von Bulk-CMOS und bietet erhebliche Vorteile bei Geschwindigkeit, Energieeffizienz, Rauschisolierung, Strahlungstoleranz und Hochtemperaturbetrieb.
Die SOI-Technologie hat sich von einem Nischensubstrat für Verteidigung und Luftfahrt in den 1990er-Jahren zu einer Mainstream-Plattform entwickelt, die jährlich über 1,5 Milliarden RF-Frontend-Module antreibt, wobei RF-SOI mehr als 85 % des Marktes für Smartphone-Schalter und Antennentuner hält. Das Aufkommen von FD-SOI an fortgeschrittenen CMOS-Knoten hat die Reichweite von SOI auf Edge-KI, Automotive-Mikrocontroller und 5G-Infrastruktur ausgeweitet — all dies nutzt die einzigartige Fähigkeit, die Schwellenspannung von Transistoren über Back-Gate-Bias dynamisch abzustimmen.
Bei GINECHIP beziehen wir SOI-Wafer, die mit allen vier etablierten Verfahren hergestellt werden — Smart Cut (Soitec), BESOI, SIMOX und ELTRAN — in Durchmessern von 200mm und 300mm mit kundenspezifischen Bauelementschicht- und BOX-Spezifikationen. Jede Charge wird mit vollständigen Messtechnik-Daten geliefert: Querschnitts-TEM, spektroskopische Ellipsometrie, AFM-Rauheit und SRP-Widerstandsprofilierung.
SOI-Materialstapel-Architektur
Monokristalline Siliziumschicht, in der aktive Bauelemente gefertigt werden. Widerstand und Dotierung werden auf Ihre Prozessanforderungen abgestimmt.
Hochwertiges thermisch gewachsenes Siliziumdioxid für elektrische Isolierung, Strahlungshärte und Ätzstopp-Präzision für das MEMS-Release.
Mechanisches Trägersubstrat. Erhältlich mit Standard-Widerstand oder hohem Widerstand (>3 kΩ·cm) mit optionaler Trap-Rich-Schicht für verbesserte RF-Leistung.
SOI-Fertigungstechnologien
Vier unterschiedliche Fertigungsverfahren erzeugen SOI-Substrate, jedes mit eigenen Kompromissen bei Bauelementschichtqualität, Kosten und Skalierbarkeit. Unsere Lieferkette deckt alle vier Technologien ab, sodass wir die beste Lösung für Ihre Anwendung, Ihr Volumen und Ihr Budget empfehlen können.
Smart Cut
Proprietäres Soitec-Verfahren mit Wasserstoffimplantation und Wafer-Spaltung
Implantierter Wasserstoff bildet eine vergrabene Spaltebene; thermische Aktivierung spaltet den Wafer. Die übertragene Bauelementschicht erbt die Kristallqualität des Spenderwafers. Der gespaltene Spender kann zurückgewonnen und wiederverwendet werden, was Kosten senkt. Dominierende Technologie im globalen SOI-Markt (>90 % Anteil).
BESOI
Bonded-and-Etched-back-SOI — direktes Waferbonden mit mechanischem Dünnen
Zwei oxidierte Wafer werden bei Raumtemperatur von Angesicht zu Angesicht gebondet und anschließend zur Verstärkung der Bindung getempert. Der Bauelementwafer wird auf die Ziel-Dicke geschliffen und poliert. Ideal für dicke Bauelementschichten, die Smart Cut nicht erreichen kann.
SIMOX
Separation by IMplantation of OXygen — Hochdosis-Sauerstoffimplantation
Sauerstoffionen in hoher Dosis werden in einen Siliziumwafer implantiert; eine Hochtemperatur-Temperung bildet eine stöchiometrische SiO₂-Schicht unter der Oberfläche. Erzeugt die dünnsten und gleichmäßigsten BOX-Schichten. Historisch bedeutend für strahlungsgehärtetes SOI-CMOS.
ELTRAN
Epitaxialschicht-Transfer (ELTRAN) — Porös-Silizium-Lift-off-Verfahren (Canon)
Auf porösem Si gewachsenes epitaktisches Silizium wird mit einem oxidierten Handle-Wafer gebondet. Ein Wasserstrahl trennt die Struktur entlang der mechanisch schwachen porösen Schicht. Die epitaktische Bauelementschicht zeichnet sich durch außergewöhnliche Kristallqualität mit geringer Defektdichte aus.
Handle-Wafer-Optionen für RF-Leistung
Die elektrischen Eigenschaften des Handle-Wafers beeinflussen die Hochfrequenzleistung von Bauelementen maßgeblich — insbesondere bei RF-SOI-Schaltern und 5G/mmWave-LNAs, bei denen Substratkopplungs-Parasiten die Einfügedämpfung und harmonische Verzerrung dominieren können.
Standard-Widerstand
10–30 Ω·cm, p-Typ, bordotiert. Geringste Kosten, geeignet für DC- und Niederfrequenzanwendungen, bei denen parasitäre Substratkopplung unkritisch ist.
Hoher Widerstand (HR-Si)
>3 kΩ·cm, p-Typ. Reduziert substratbedingte Einfügedämpfung und Übersprechen. Mindestspezifikation für 4G/LTE-RF-SOI-Frontend-Schalter.
Trap-Rich HR-Si
>3 kΩ·cm mit Polysilizium- oder amorpher-Si-Trapschicht. Unterdrückt den parasitären Oberflächenleitungskanal, der den effektiven Widerstand bei hohen Frequenzen verschlechtert. Erforderlich für 5G sub-6GHz und mmWave.
Technische Spezifikationen
| Parameter | Verfügbarer Bereich / Werte |
|---|---|
| Device Layer Thickness | 50nm – 100μm (tolerance ±5% or better) |
| Device Layer Resistivity | 0.001 – 10,000 Ω·cm (P-type / N-type) |
| Device Layer Orientation | 〈100〉, 〈111〉, 〈110〉 (off-cut on request) |
| BOX Thickness | 100nm – 2μm thermal SiO₂ (up to 4μm custom) |
| BOX Uniformity | ±1% within-wafer, ±2% wafer-to-wafer (Std Dev) |
| Handle Wafer Diameter | 200mm (8″), 300mm (12″) |
| Handle Wafer Type | Standard, High-Resistivity (>3kΩ·cm), Trap-Rich HR-Si |
| Manufacturing Method | Smart Cut (Soitec), BESOI, SIMOX, ELTRAN |
| TTV / Bow / Warp | As low as < 3μm TTV, < 10μm Bow, < 15μm Warp |
| Surface Roughness (RMS) | < 0.2nm (AFM, 1×1μm scan) — Epi-Ready |
| Particle Specification | ≤ 10 particles @ 0.2μm (SEMI M53 compliant) |
Anwendungen & Marktsegmente
RF Front-End Modules
RF-SOI switches, LNAs, and antenna tuners for 4G/5G smartphones, WiFi 6E/7, and IoT connectivity. Low insertion loss and high linearity over 6 GHz.
FD-SOI CMOS
Fully Depleted SOI for ultra-low-power digital logic at 28nm, 22nm, and 18nm nodes. Back-bias capability enables dynamic Vt tuning for IoT and edge AI processors.
Power Management ICs
BCD-SOI technology for automotive, industrial, and consumer PMICs. High-voltage isolation up to 200V with reduced parasitic capacitance.
MEMS Sensors & Actuators
Precision MEMS structures using the device layer as a mechanical element. Accelerometers, gyroscopes, pressure sensors, micro-mirrors, and RF-MEMS resonators.
Silicon Photonics
SOI waveguides and photonic integrated circuits (PICs) for datacom transceivers, LIDAR beam steering, and quantum photonics. High-index-contrast optical confinement.
Radiation-Hardened Electronics
SOI substrates for space, aerospace, and nuclear applications. Inherent latch-up immunity and reduced single-event effects from the insulating BOX layer.
High-Temperature Electronics
SOI circuits operating above 225°C for downhole drilling, automotive engine compartments, and geothermal monitoring — where bulk CMOS fails.
Power SOI & LDMOS
High-voltage LDMOS transistors on SOI for base station power amplifiers, ENVELOPE tracking, and industrial motor drives. Superior isolation and thermal management.
Messtechnik & Qualitätssicherung
Jede SOI-Wafer-Charge durchläuft ein rigoroses Multi-Technik-Charakterisierungsprotokoll in unseren nach ISO 9001:2015 zertifizierten Partneranlagen. Jeder Lieferung liegt ein vollständiges Analysezertifikat (CoA) bei.
Benötigen Sie SOI-Wafer für Ihren Prozess?
Geben Sie Ihre Bauelementschichtdicke, BOX-Dicke, den Widerstand des Handle-Wafers, den Durchmesser und die Menge an — unsere SOI-Substrat-Spezialisten erstellen innerhalb von 24 Stunden ein detailliertes Angebot mit Messtechnik-Daten und Lieferzeit.