CoWoS — Chip-auf-Wafer-auf-Substrat
Die branchenübliche 2.5D-Packaging-Plattform für AI-GPUs, die Logik und HBM auf einem Silizium-Interposer mit hochdichten Interconnects für maximale Rechenleistung integriert.
Übersicht
CoWoS (Chip-on-Wafer-on-Substrate) ist TSMCs Flaggschiff-Technologie für fortschrittliches 2.5D-Packaging, die zum De-facto-Standard für AI- und HPC-Prozessoren geworden ist. Sie nutzt einen großen Silizium-Interposer (bis zu 3× Retikelgröße) als Verbindungsgefüge zwischen Logik-Dies (GPU/CPU) und Stapeln von High-Bandwidth-Memory (HBM). Der Interposer bietet eine dichte Verdrahtung mit feinem Pitch, die weit über das hinausgeht, was mit organischen Substraten möglich ist, und ermöglicht den massiven Datendurchsatz, den moderne AI-Beschleuniger erfordern.
Die Nachfrage nach CoWoS-Kapazität von TSMC soll von 1,38 Millionen Wafern im Jahr 2026 auf 2,68 Millionen Wafer im Jahr 2027 steigen, getrieben von der unersättlichen Nachfrage nach AI-Chips. Dieses explosive Wachstum schafft Chancen entlang der gesamten Lieferkette für Silizium-Interposer-Wafer, TSV-Prozessierung und RDL-Metallisierungsmaterialien — alles Bereiche, in denen GINECHIP das Ökosystem entscheidend unterstützt.
Wesentliche technologische Merkmale
Silizium-Interposer-Technologie
Ein passiver Silizium-Interposer (300 mm, ~100 μm dick) bildet die hochdichte Verdrahtungsschicht zwischen Logik und Speicher. Der Interposer verfügt über Through-Silicon Vias (TSVs) für die vertikale Verbindung zum Package-Substrat und mehrlagiges RDL für das horizontale Die-zu-Die-Routing.
TSV (Through-Silicon Via)
TSVs mit Durchmessern von nur 10 μm und Aspektverhältnissen von 10:1 bilden die vertikalen elektrischen Pfade durch den Silizium-Interposer. Der TSV-Middle-Prozess (Via-Middle) integriert die Vias nach dem FEOL, aber vor der BEOL-Metallisierung und balanciert Leistung mit Fertigungskomplexität.
Feinpitch-RDL (Redistribution Layer)
Mehrlagiges Kupfer-RDL mit Linie/Abstand von 0,4/0,4 μm ermöglicht dichte Die-zu-Die-Interconnects. Kupfer-Damascene-Processing gewährleistet hohe Ausbeute und Zuverlässigkeit für die Feinpitch-Verdrahtung, die zum Verbinden hunderter Signale zwischen GPU- und HBM-Dies erforderlich ist.
C4- & μ-Bump-Metallisierung
C4-Bumps (Controlled Collapse Chip Connection) auf der Unterseite des Interposers und Mikro-Bumps (μ-Bump) auf der Oberseite verbinden den Interposer jeweils mit dem Package-Substrat und den Logik-/Speicher-Dies. GINECHIP liefert die UBM-Materialien und Wafer-Bumping-Services für diese kritischen Interconnects.
GINECHIP-Lösungen
300-mm-Siliziumwafer mit Dicken bis hinunter zu 100 μm, ultraflachen Oberflächen (TTV <1 μm) und präziser Widerstandssteuerung für die CoWoS-Interposer-Fertigung.
Vollständige TSV-Prozessunterstützung einschließlich Silizium-Tiefenätzen (Bosch-Prozess), Seitenwandpassivierung, Barrier-/Seed-Schichtabscheidung und Kupfer-Galvanisierung für Vias mit Durchmessern bis hinunter zu 10 μm.
Kupfer-Damascene-Processing für Feinpitch-RDL mit L/S bis hinunter zu 0,4/0,4 μm, einschließlich CMP-Planarisierung zur Sicherstellung der Ebenheit für das nachfolgende Schichtstapeln.
Under-Bump-Metallisierung (UBM) und Bumping-Services für die C4- und μ-Bump-Fertigung, einschließlich Oberflächenveredelungen Ti/Cu, Ti/Ni/Au und ENIG.
Zielanwendungen
CoWoS ist die primäre Packaging-Plattform für NVIDIA H100/H200/B200 GPUs, AMD MI300X-Beschleuniger, Intel Gaudi AI-Prozessoren und kundenspezifische ASICs von Google (TPU), Amazon (Trainium) und Microsoft. Die Technologie unterstützt zudem HPC-CPUs, Netzwerk-Switch-ASICs und FPGA-basierte Beschleuniger, die eine Integration von High-Bandwidth-Memory erfordern.
Stärken Sie Ihre CoWoS-Lieferkette
Von Silizium-Interposer-Wafern bis hin zu TSV-, RDL- und Bumping-Services ist GINECHIP Ihr Partner für die Materialien und Prozesse, die die CoWoS-Produktion vorantreiben.