TSMC CoPoS — 310×310mm Quadratische Siliziumwafer
Erste Generation TSMC CoPoS — 310×310mm quadratische Silizium-Panels für Panel-Level-Packaging. Glas-Kern-Sandwichstruktur ersetzt runden CoWoS-Interposer. 36% mehr Nutzfläche vs. Ø300mm. NVIDIA Rubin + HBM4, 13–15 TB/s. Kommerzialisierung: 2028.
TSMC CoPoS — Die Revolution vom Runden zum Eckigen
Im Juni 2026 hat TSMC 310mm × 310mm offiziell als Standard der ersten Generation für seine CoPoS-Plattform (Chip-on-Panel-on-Substrate) für fortschrittliches Packaging festgelegt — den Nachfolger von CoWoS auf Panel-Ebene. Diese Entscheidung markiert den endgültigen Wandel der Halbleiterindustrie von runden Siliziumwafern zu quadratischen Panel-Substraten — ein Wandel, der ebenso folgenreich ist wie der Übergang von 200mm- auf 300mm-Wafer vor zwei Jahrzehnten.
CoPoS ersetzt den runden Silizium-Interposer von CoWoS durch ein quadratisches Panel, das ~36% mehr Nutzfläche liefert (96.100 mm² gegenüber ~70.700 mm² für Ø300mm), den segmentbedingten Randverschnitt runder Substrate eliminiert und rechteckige Die-Layouts ermöglicht, die auf runden Wafern unmöglich sind. Die Dimension 310mm wurde bewusst als maximale, mit vorhandener 300mm-Ausrüstung kompatible Größe gewählt und erfordert nur geringfügige Anpassungen — ein strategischer Kompromiss, der die milliardenschweren Umrüstkosten eines vollständigen Formfaktorwechsels vermeidet [$TRAE_REF](https://www.eet-china.com/mp/a504760.html).
TSMC hat bestätigt, dass NVIDIA der Erstkunde für CoPoS sein wird. Ein einzelnes 310×310mm-Panel nimmt 4 GPU-Dies der NVIDIA-Rubin-Klasse plus HBM4/HBM4E-Stacks auf und liefert eine theoretische Spitzen-Speicherbandbreite von 13–15 TB/s — etwa das 3-fache des Durchsatzes aktueller CoWoS-L-Packages [$TRAE_REF](https://www.eet-china.com/mp/a504760.html).
Warum 310×310mm? Der Sweet Spot der Gerätekompatibilität
TSMC hat mehrere Panel-Dimensionen — 310×310mm, 510×515mm und 600×600mm — bewertet, bevor man sich für die kleinste entschied. Die Begründung ist pragmatisch: Jedes vorhandene 300mm-Wafer-Tool (Lithografie-Stepper, CMP-Polierer, PVD/CVD-Kammern, Messtechnik-Stationen) kann mit Software-Neukonfiguration und geringfügigen Chuck-Modifikationen an 310×310mm-Panels angepasst werden. Größere Formate würden völlig neue Geräte-Ökosysteme mit jahrzehntelangen Qualifizierungszyklen erfordern [$TRAE_REF](https://www.trendforce.com/news/2026/05/19/news-equipment-maker-schmid-flags-tsmc-panel-level-packaging-push-310x310mm-progress-glass-integration-under-review/).
310×310
TSMC CoPoS Gen 1 — kompatibel mit 300mm-Tools. 4 NVIDIA GPUs + HBM4. Ziel: Produktion 2028. Maximaler ROI bei minimalem Umrüstaufwand.
510×515
TSMC CoPoS Gen 2 — neues Tooling erforderlich. 9 Reticles, 36 HBM4E-Stacks, ~30 TB/s. Ziel: Demo 2028 → Produktion nach 2030.
600×600
Branchenhorizont — Samsung, Intel, SCHMID prüfen. Glas-Kern-zuerst-Ansatz. Ziel: nach 2030 für ultra-skalige KI-Trainingscluster.
CoPoS-Architektur — Dreischicht-Sandwich mit Glaskern
Das CoPoS von TSMC verwendet eine dreischichtige Sandwichstruktur, die sich grundlegend vom Stapel aus organischem Substrat + Silizium-Interposer in CoWoS unterscheidet. Die entscheidende Innovation ist der Ersatz des Silizium-Interposers durch einen hochplanen Glaskern mit Through-Glass Vias (TGV) für vertikale Verbindungen und Wärmemanagement [$TRAE_REF](https://www.eet-china.com/mp/a504760.html).
Ajinomoto-Build-up-Film-Harzschicht (ABF). Chips (GPU, HBM-Stacks) werden über Mikrobumps direkt per Flip-Chip auf diese Oberfläche gebondet. Bietet mechanische Nachgiebigkeit und elektrische Isolierung.
Mehrschichtige Cu-Damascene-Verbindungen, die Chip-I/Os über die gesamte 310×310mm-Panelfläche verteilen. Linie/Space bis 1/1μm (zukünftig: 0,5/0,5μm).
Hochplanes Glassubstrat (400–800μm) mit Through-Glass Vias (TGV) für vertikale Verbindungen. Nahezu keine CTE-Fehlanpassung zu Silizium. Überlegene Wärmeleitfähigkeit gegenüber organischen Substraten. Ersetzt den traditionellen Silizium-Interposer.
Symmetrischer ABF-Build-up auf der Rückseite für Warpage-Ausgleich. Bietet Interconnect zweiter Ebene zur Systemplatine (BGA/LGA-Pad-Array).
Technische Spezifikationen — 310×310mm quadratisches Substrat
| Parameter | Spezifikation |
|---|---|
| Format | 310mm × 310mm square panel (first-generation CoPoS standard) |
| Material | Single-crystal silicon (monocrystalline), CZ-grown 18″-equivalent ingot |
| Diagonale | ~438mm (≈ 17.2″); requires 18″ crystal pulling capability |
| Dicke | Substrate dependent: Si interposer 100–200μm; glass core 400–800μm |
| Oberflächengüte | CMP-polished (SSP/DSP); Ra < 0.5nm RMS — epi-ready optional |
| TTV | ≤ 2μm across full 310mm square (tight spec for panel-level lithography) |
| Bow / Warp | ≤ 75μm total after Si₃N₄ stress compensation (TSMC low-gradient bonding process) |
| CMP-Gleichmäßigkeit | ±3% within-panel via 128-zone dynamic pressure control (TSMC proprietary) |
| Kantenbearbeitung | Ground & chamfered 4-edge profile; compatible with panel-handling EFEM |
| Kristallorientierung | 〈100〉 standard; 〈111〉 on request; off-cut ±0.5° available |
| Dotierstofftyp | P-type (Boron) / N-type (Phosphorus, Arsenic) / Intrinsic (FZ) |
| Spezifischer Widerstand | 0.001 – 10,000 Ω·cm (application-dependent) |
| Verpackung | Class 100 cleanroom vacuum-sealed cassette or single-panel shippers |
| Normkonformität | SEMI M1–M13, ISO 9001:2015, RoHS, REACH |
Zentrale technische Herausforderungen & TSMC-Lösungen
CMP-Gleichmäßigkeit über 310mm-Panel
KritischProblem: Der Übergang von rundem Ø300mm zu quadratischem 310×310mm verschlechtert die Gleichmäßigkeit des Slurry-Flusses von ±2% auf ±15% und erzeugt Dickenvariationen der Cu-Verbindungen >50nm.
TSMC-Lösung: Mehrzonen-Dynamikdruckregelsystem mit 128 unabhängigen Druckaktoren, die die Substrattopografie in Echtzeit kompensieren. Erreicht ±3% CMP-Gleichmäßigkeit innerhalb des Panels — nahe an Rundwafer-Niveau [$TRAE_REF](https://www.eet-china.com/mp/a504760.html).
Verzug beim Thermokompressionsbonden
KritischProblem: Die unterschiedliche Wärmeausdehnung zwischen 310mm-Glaskern und Silizium-Interposer erzeugt beim standardmäßigen Thermokompressionsbonden mit 15°C/min einen Bow von bis zu 500μm.
TSMC-Lösung: Niedrigtemperatur-Gradientenbonden — Aufheizrate auf 5°C/min reduziert mit einer zusätzlichen Si₃N₄-Spannungskompensationsschicht. Gesamtwarp auf ≤75μm reduziert. Ausbeute von 32% (2024) auf 68% (2026) verbessert [$TRAE_REF](https://www.eet-china.com/mp/a504760.html).
Vom Ingot zum 310×310-Panel — Wafering-Prozess
Lieferkette — Quadratwafer-Lieferanten für CoPoS
Stand Mitte 2026 haben drei große Siliziumwafer-Hersteller öffentlich Lieferungen quadratischer Substrate 310×310mm an TSMC für die CoPoS-Qualifizierung bestätigt [$TRAE_REF](https://www.eet-china.com/mp/a504760.html):
GlobalWafers (环球晶圆)
Hsinchu, Taiwan
Drittgrößter Siliziumwafer-Hersteller der Welt. Bestätigte quadratische monokristalline Siliziumwafer 310×310mm in der Kleinserien-Qualifizierung (Hauptversammlung Mai 2026). Baut Reinraum für den Massenproduktions-Hochlauf im Q4 2026. Vorsitzende Doris Hsu bemerkte: „Kapazität der ersten Phase ~Tausende Wafer/Monat; Reinraumfläche für modulare Erweiterung reserviert, sobald die Nachfrage konkret wird."
Tier-1-LieferantShanghai ChaoSilicon (上海超硅)
Shanghai, China
Kündigte im Mai 2026 die Serienlieferung quadratischer Siliziumwafer an einen Großkunden für das CoPoS-Packaging von KI-HPC-Chips an. Der erste chinesische Siliziumlieferant, der die Fähigkeit zu quadratischen Wafern öffentlich bestätigt. Fertigung im 300mm-fähigen Werk in Shanghai.
Qualifizierter LieferantHejing Technology (合晶科技)
Taoyuan, Taiwan
Bestätigte die abgeschlossene Musterung quadratischer Wafer beim führenden Foundry-Kunden mit „reibungslosem Fortschritt auf Kundenseite" (United Daily News, Juni 2026). Langjähriger Lieferant epitaxialer Wafer für TSMC mit bestehender Prozesskompatibilität.
Qualifizierter LieferantZeitplan — TSMC CoPoS-Roadmap
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