Fortschrittliche Verpackung
Beyond Moore — 2.5D-Interposer, 3D-Die-Stacking, FOWLP, TSV-Substrate.
Übersicht
Advanced Packaging ist der zentrale Weg der Halbleiterindustrie über das Mooresche Gesetz hinaus. GINECHIP bietet umfassende Substrate und Prozessdienstleistungen für Advanced Packaging — von 2.5D-Silizium-Interposern über 3D-IC-Stacking bis zu Fan-Out-Wafer-Level-Packaging (FOWLP) und TSV-Technologie — und unterstützt heterogene Integration von der Chip- bis zur Systemebene.
Wir liefern branchenführende Qualität und Präzision — jeder Prozess läuft in einer ISO-Klasse-5-Reinraumumgebung und gewährleistet höchste Zuverlässigkeit und Ausbeute.
Packaging-Technologien
2.5D-Silizium-Interposer
TSV-basierte Silizium-Interposer verbinden mehrere Dies auf einem gemeinsamen Träger mit hochdichter Signalführung für die breiten I/O-Anbindungen von HBM-Stapeln und Multi-Die-SoCs.
3D-Die-Stacking & Hybridbonding
Vertikales Die-zu-Die- und Wafer-zu-Wafer-Stacking mittels Thermokompression oder Cu-Cu-Hybridbonding liefert die kürzestmöglichen Verbindungen für HBM-, Bildsensor- und Logic-on-Logic-3D-IC-Architekturen.
Fan-Out Wafer-Level Packaging (FOWLP)
Bekannt gute Dies werden in einem geformten Wafer rekonstituiert und mit Feinpitch-Cu-RDL umverteilt, wodurch das Substrat entfällt und ein dünneres, kostengünstigeres Gehäuse mit exzellenter elektrischer Leistung entsteht.
Fan-Out System-in-Package (SiP)
Ultra-feines 1μm-RDL, integrierte Passivbauteile und Cu-EMI-Abschirmung vereinen mehrere Dies in einem einzigen Fan-Out-Modul für RF-Frontend- und kompakte SiP-Anwendungen.
Flip-Chip-BGA (FC-BGA)
Flip-Chip-Dies werden direkt auf Laminatsubstrate mit Mikrovia-Verbindungen und mSAP-Feinleiterführung montiert — die Standard-Packaging-Plattform für CPUs, GPUs und Netzwerk-ASICs.
Glasinterposer (TGV)
Through-Glass-Vias auf ultraflachen, verlustarmen Glassubstraten bieten einen einstellbaren CTE und überlegene RF-Eigenschaften gegenüber Silizium — ideal für Hochfrequenz-RDL und großformatige Fan-Out-Interposer.
Verfügbare Prozessdienstleistungen
Feinpitch-RDL-Routing und Under-Bump-Metallisierung für Wafer-Level-Interconnect, von Standard-10μm bis Ultra-Fine-0,4μm L/S.
Bohren von Through-Silicon- und Through-Glass-Vias, Linerabscheidung und Cu-Füllung für hochdichte vertikale Verbindungen in 2.5D/3D-Gehäusen.
Präzises Backgrinding und spannungsarmes Polieren bis unter 50μm Endstärke für TSV-Freilegung und 3D-Stacking.
Thermokompressions- und Cu-Cu-Hybridbonding-Services für 3D-IC-Stacking mit Sub-Mikrometer-Ausrichtgenauigkeit.
Die-Platzierung, Epoxidharz-Overmolding und Prozessierung rekonstituierter Wafer/Panels für FOWLP und Fan-Out-SiP.
AOI, Röntgen, C-SAM und Querschnittsanalyse zur Prüfung der RDL-Integrität, Via-Füllqualität und Package-Zuverlässigkeit.
Hauptanwendungsbereiche
2.5D-Silizium-Interposer verbinden Logik-Dies mit HBM-Speicherstapeln und liefern die für KI-Training und -Inferenz nötige Interconnect-Bandbreitendichte.
TSV-Interposer und Cu-Cu-Hybridbonding stapeln mehrere DRAM-Dies mit den breiten I/O-Schnittstellen, die für HBM3- und HBM3E-Speicherwürfel erforderlich sind.
FOWLP und Fan-Out-SiP verringern Grundfläche und Bauhöhe für Anwendungsprozessoren und RF-Module in Smartphones und Wearables.
Feinpitch-RDL mit integrierten Passivbauteilen und Cu-EMI-Abschirmung vereint Filter, Schalter und Leistungsverstärker in kompakten RF-Frontend-Modulen.
Zuverlässiges Flip-Chip-BGA- und Fan-Out-Packaging ist für erweiterte Temperaturbereiche und Vibrationen in ADAS, Leistungsmodulen und Industriesteuerungen ausgelegt.
Hochdichtes 2.5D-Packaging verbindet Switch-ASICs mit optischen Engines und SerDes-Chiplets für Netzwerk-Silizium der nächsten Generation.
RDL-Designregeln
| Parameter | Standard-RDL (≤ 10μm L/S) | Fine-Line-RDL (≤ 5μm L/S) | Ultra-Fine-RDL (≤ 2μm L/S) |
|---|---|---|---|
| Minimum L/S | 5/5μm | 2/2μm | 0.4/0.4μm |
| Cu Thickness | 5–8μm | 3–5μm | 1–3μm |
| Via Diameter | 20–30μm | 10–15μm | 5–10μm |
| Dielectric | Polyimide (PID) | Polyimide or BCB | SiO₂ (CVD) |
| Dielectric Constant (k) | 3.0–3.5 | 2.6–3.0 | 3.9 (SiO₂) |
| Number of Layers | 1–3 | 2–5 | 2–8 |
| Cu Deposition Method | Semi-additive (SAP) | SAP or Damascene | Cu Damascene |
| Planarization | None or CMP | CMP | CMP (per layer) |
Substratauswahl
Die Substratauswahl ist entscheidend für die Gesamtleistung beim Advanced Packaging. Unser Engineering-Team empfiehlt die optimale Kombination aus Substratmaterial und Spezifikation basierend auf Ihrer Packaging-Architektur, Ihrem Thermal Budget und Ihren elektrischen Leistungsanforderungen.
Qualität & Messtechnik
Jeder RDL- und TSV-Prozess läuft in einem ISO-Klasse-5-Reinraum mit vollständiger Inline-Messtechnik, abgesichert durch unser ISO-9001:2015-Qualitätssystem.
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