Chiplet & 2.5D-Package
Aufteilung großer SoCs in kleinere, optimierte Dies auf einem Silizium-Interposer — ermöglicht heterogene Integration, bessere Ausbeute und geringere Kosten für Prozessoren der nächsten Generation.
Übersicht
Die Chiplet-Architektur ist die Antwort der Halbleiterindustrie auf das Ende der Skalierung nach dem Moore'schen Gesetz. Anstatt einen monolithischen System-on-Chip (SoC) zu bauen, der innerhalb eines einzigen Reticle-Limits Platz finden muss, unterteilen Designer das System in kleinere Funktionsblöcke (Chiplets), die jeweils auf ihrem optimalen Prozessknoten gefertigt und anschließend mittels 2.5D-Packaging auf einem Silizium-Interposer wieder zusammengefügt werden. Dieser Ansatz ermöglicht größere effektive Die-Größen, die heterogene Integration von Logik, Speicher und I/O sowie eine verbesserte Ausbeute, indem ein großer Die durch mehrere kleinere ersetzt wird.
2.5D-Packaging liefert die physische Interconnect-Struktur, die die Chiplet-Integration ermöglicht. Ein Silizium-Interposer mit feinem RDL (L/S 0.4/0.4μm) und TSVs dient als hochdichte Brücke zwischen den Chiplets. Der UCIe-Standard (Universal Chiplet Interconnect Express) definiert die Die-zu-Die-Schnittstelle, wobei UCIe 2.0 bis zu 40 Gbps pro Lane unterstützt. Die Branche übernimmt diesen Ansatz rasch — AMD, Intel, Apple und NVIDIA verwenden für ihre neuesten Produkte allesamt Chiplet-basierte Designs.
Wichtige technologische Merkmale
Die-Disaggregation
Große SoCs werden in Compute-Dies, Speichercontroller, I/O-Dies und spezialisierte Beschleuniger unterteilt. Jedes Chiplet wird auf seinem optimalen Prozessknoten gefertigt — führende Logik für Compute, ausgereifte Knoten für I/O und spezialisierte Prozesse für Analog/RF.
Silizium-Interposer-Verdrahtung
Der Silizium-Interposer liefert die hochdichte Die-zu-Die-Verdrahtung, wobei mehrschichtiges RDL Tausende paralleler Verbindungen zwischen den Chiplets ermöglicht. Feine L/S von 0.4/0.4μm unterstützen die von UCIe und anderen Die-zu-Die-Protokollen geforderte Bandbreitendichte.
UCIe-Standardkonformität
UCIe 2.0 definiert Optionen für Standard- und Advanced-Packaging mit Lane-Geschwindigkeiten bis zu 40 Gbps. Die physikalische Schicht spezifiziert Bump-Pitches von 25–55μm für Advanced Packaging und 100–130μm für Standard Packaging, was ein breites Spektrum an Chiplet-Integrationsszenarien ermöglicht.
2.5D-Montageablauf
Der Montageprozess umfasst Die-Attach (Chip-on-Wafer), Underfill, Overmolding, C4-Bump-Bildung und Vereinzeln. GINECHIP unterstützt die kritischen Prozesse auf Wafer-Ebene, einschließlich RDL-Fertigung, TSV-Prozessierung und Bumping, die den 2.5D-Integrationsablauf ermöglichen.
GINECHIP-Lösungen
Silizium-Wafer mit hohem spezifischem Widerstand für die Interposer-Fertigung, mit engem TTV (<1μm), geringem Warp und präziser Widerstandssteuerung für optimale elektrische Leistung.
Mehrschichtige Kupfer-RDL-Fertigung mit L/S bis hinunter zu 0.4/0.4μm, einschließlich Dielektrikum-Abscheidung, Lithografie, Kupfergalvanik und CMP-Planarisierung.
μ-Bump- und C4-Bump-Bildung für Chiplet-zu-Interposer- und Interposer-zu-Substrat-Verbindungen, mit Pitch bis hinunter zu 40μm für Advanced Packaging.
Dummy-Wafer und mechanische Test-Wafer für Prozessentwicklung und Anlagenqualifizierung in 2.5D-Montagelinien, in allen Standarddurchmessern erhältlich.
Zielanwendungen
Chiplet-basierte Designs sind heute Mainstream bei Rechenzentrums-CPUs (AMD EPYC, Intel Xeon), KI-Beschleunigern (NVIDIA B200, AMD MI300X), Client-Prozessoren (Apple M-Serie, Intel Meteor Lake) und Netzwerk-ASICs. Der Ansatz gewinnt auch bei Automotive-SoCs an Bedeutung, wo die Kombination ausgereifter, automobilqualifizierter Knoten mit fortschrittlicher Logik die optimale Balance aus Leistung, Zuverlässigkeit und Kosten liefert.
Ermöglichen Sie Ihr Chiplet-Design
Von Interposer-Wafern über RDL, Bumping und Test-Wafer bietet GINECHIP das vollständige Substrat- und Prozessportfolio für Ihre chiplet-basierte 2.5D-Integration.