チップレット & 2.5D パッケージ
大型 SoC をシリコンインターポーザー上のより小さく最適化されたダイに分割 — 次世代プロセッサに向けて異種統合、高い歩留まり、低コストを実現します。
概要
チップレットアーキテクチャは、ムーアの法則のスケーリングの終焉に対する半導体業界の答えです。単一のレチクル限界内に収めなければならないモノリシックなシステムオンチップ（SoC）を構築する代わりに、設計者はシステムをより小さな機能ブロック（チップレット）に分割し、それぞれを最適なプロセスノードで製造した後、2.5D パッケージングを用いてシリコンインターポーザー上に再構築します。このアプローチにより、より大きな実効ダイサイズ、ロジック・メモリ・I/O の異種統合、そして 1 つの大型ダイを複数の小型ダイに置き換えることによる歩留まりの向上が可能になります。
2.5D パッケージングは、チップレット統合を可能にする物理的なインターコネクト構造を提供します。ファインピッチ RDL（L/S 0.4/0.4μm）と TSV を備えたシリコンインターポーザーが、チップレット間の高密度ブリッジとして機能します。UCIe（Universal Chiplet Interconnect Express）標準はダイ間インターフェースを定義し、UCIe 2.0 はレーンあたり最大 40 Gbps をサポートします。業界はこのアプローチを急速に採用しており、AMD、Intel、Apple、NVIDIA はいずれも最新製品にチップレットベースの設計を採用しています。
主要技術の特徴
ダイの分割
大型 SoC はコンピュートダイ、メモリコントローラ、I/O ダイ、専用アクセラレータに分割されます。各チップレットは最適なプロセスノードで製造されます — コンピュートには最先端ロジック、I/O には成熟ノード、アナログ/RF には専用プロセスです。
シリコンインターポーザー配線
シリコンインターポーザーは高密度のダイ間配線を提供し、多層 RDL によりチップレット間に数千の並列接続を実現します。0.4/0.4μm のファイン L/S は、UCIe やその他のダイ間プロトコルが要求する帯域密度をサポートします。
UCIe 標準準拠
UCIe 2.0 は標準および先端パッケージングのオプションを定義し、レーン速度は最大 40 Gbps です。物理層は先端パッケージングで 25–55μm、標準パッケージングで 100–130μm のバンプピッチを規定し、幅広いチップレット統合シナリオを可能にします。
2.5D 組立フロー
組立プロセスには、ダイアタッチ（チップ・オン・ウェーハ）、アンダーフィル、オーバーモールド、C4 バンプ形成、ダイシングが含まれます。GINECHIP は、2.5D 統合フローを可能にする RDL 形成、TSV 加工、バンピングなどの重要なウェーハレベルプロセスをサポートします。
GINECHIP ソリューション
インターポーザー作製用の高抵抗シリコンウェーハ。厳しい TTV（<1μm）、低反り、最適な電気特性のための精密な抵抗率制御を備えています。
L/S 0.4/0.4μm までの多層銅 RDL 形成。誘電体堆積、リソグラフィ、銅めっき、CMP 平坦化を含みます。
チップレット-インターポーザー間およびインターポーザー-基板間接続用の μ-bump および C4 バンプ形成。先端パッケージング向けにピッチは 40μm まで対応します。
2.5D 組立ラインにおけるプロセス開発および装置認定用のダミーウェーハとメカニカルテストウェーハ。すべての標準径に対応します。
対象アプリケーション
チップレットベースの設計は、データセンター CPU（AMD EPYC、Intel Xeon）、AI アクセラレータ（NVIDIA B200、AMD MI300X）、クライアントプロセッサ（Apple M シリーズ、Intel Meteor Lake）、ネットワーク ASIC において現在主流となっています。このアプローチは車載 SoC でも注目を集めており、車載認定済みの成熟ノードと先端ロジックを組み合わせることで、性能・信頼性・コストの最適なバランスを実現します。