極薄/Taikoウェーハ
3D-ICスタッキング、パワーデバイス、先端パッケージング用の極薄シリコンウェーハ（20μmまで）。Taikoウェーハプロセスは、裏面加工中の機械的安定性のために非薄化外輪を残します。裏面研削、CMP、応力除去、ダイシングテープ貼付対応。
超薄ウェーハ薄化とは？
超薄ウェーハ薄化とは、標準厚さのシリコンウェーハ（725–775μm）を機械・化学・プラズマ方式で最小 20μm まで薄化する技術であり、これは人間の髪の毛よりも薄い。3D-IC 積層、シリコン貫通電極（TSV）、裏面照射型イメージセンサー、高耐圧パワーデバイスなど現代の半導体パッケージ技術の基盤であり、基板厚の低減は電気抵抗の低下、放熱性の向上、パッケージ高さの低減に直結する。
従来のバックグラインドではウェーハを約 50–100μm まで薄化できるが、これを下回るとウェーハは脆くなりすぎてハンドリングが困難となる——自重で反り、わずかな機械的擾乱で割れてしまう。DISCO Corporation が開発した Taiko プロセスは、ウェーハ外周に全厚の支持リング（幅 2–3mm）を残し、中央のデバイス領域のみを薄化することでこの問題を解決する。このリングが構造的フレームとして機能し、キャリア接合なしで後続のリソグラフィ、エッチング、成膜、TSV 形成工程を通過できる。
GINECHIP では、標準バックグラインド（100–200μm）から超薄化（20μm）、Taiko プロセス（薄化領域最小 30μm）まで、200mm および 300mm 径に対応する全方位のウェーハ薄化サービスを提供している。当社の薄化ワークフローは粗研削、精密研削、CMP またはドライポリッシュ、応力緩和、ダイシングテープラミネーションを統合し、すべて Class 1 クリーンルーム環境で、各段階で完全な計測を実施する。
Taiko ウェーハプロセス
Taiko プロセスは（その形状が日本の太鼓に似ていることから名付けられた）、ウェーハ中央領域を選択的に薄化し、外周には全厚のリングを残す。この洗練された解決策は、一時的なキャリアの接合・剥離に伴うコストと複雑さなしに機械的剛性を提供する。
薄化されていない外側リングは構造的フレームとして機能する。ウェーハの剛性を保ち、エッジチッピングを防ぎ、標準的なファブ自動化によるハンドリングを可能にする——キャリアは不要である。
凹んだ中央領域には、粗研削 → 精密研削 → 応力緩和 → CMP という完全な薄化シーケンスが適用される。ここで TSV、裏面金属、ダイ積層が行われる。
表面側のプロセスは、薄化前に全厚ウェーハ上で完了させる。バックグラインド中は表面側に保護テープを貼付する。デバイス層は薄化シーケンス全体を通して無傷のまま保たれる。
ウェーハ薄化プロセス工程
超薄ウェーハの製造は、順次進行する多段階プロセスに従う。各段階は、バルク材料の除去、損傷の最小化、表面品質、機械的完全性、安全なハンドリングという特定の要件に対応する。いずれかの段階を省略したり不十分に実施したりすると、ダイ強度と歩留まりが損なわれる。
粗研削
粗粒ダイヤモンドホイール（#320–#600）による高速バルクシリコン除去
粗研削は、高い送り速度でシリコンの大部分——通常 600–700μm——を除去する。粗粒ダイヤモンドホイールは、シリコン内部に 3–5μm に及ぶ顕著な深部損傷（マイクロクラック、転位）を生じさせる。この損傷層は、ダイ強度を回復するために後続工程で除去する必要がある。
精密研削
細粒ホイールが深部損傷の深さを低減（#2000–#8000）
細粒ダイヤモンドホイールは粗研削で生じた著しく損傷したシリコン層を除去し、深部損傷の深さを 70–80% 低減する。スピンドル回転数、送り速度、クーラント流量は厳密に制御され、新たな損傷の導入を最小限に抑える。この工程を経たウェーハは梨地仕上げとなり、TTV は通常 < 3μm である。
CMP / ドライポリッシュ
鏡面仕上げのための化学機械研磨またはドライポリッシュ
CMP は最も低い表面粗さ（< 0.5nm RMS）を実現し、残留する研削痕を除去する。ドライポリッシュは、ウェットケミカルに耐えられないウェーハ（例：完成済みの MEMS 構造）に対する代替手段である。CMP とドライポリッシュの選択は用途に依存する——TSV 露出や裏面金属化には CMP が適し、MEMS や一部のパワーデバイスにはドライポリッシュが適する。
応力緩和
機械的損傷を受けたシリコン層のウェットエッチングまたはプラズマ除去
応力緩和はダイ強度にとって最も重要な単一工程である。精密研削であっても残留損傷層が残り、ダイシングやパッケージングの際にクラック発生源となる。制御された等方性エッチングはこの層を完全に除去し、ダイの破壊強度を約 400 MPa（研削まま）から > 800 MPa へと高める——信頼性の高い薄ダイパッケージングに不可欠な 2 倍の改善である。
ダイシングテープラミネーション
ダイシングを通じた安全なハンドリングのための UV または熱剥離テープの実装
薄化と応力緩和の後、ウェーハは裏面にダイシングテープをラミネートされ、剛性フレームにマウントされる。UV 剥離テープは UV 照射（通常 365nm、200–500 mJ/cm²）で粘着力を失い、個片化後にダイをきれいにピックアップできる。熱剥離テープは高温（120–180°C）で剥離する。テープの選択は、ダイサイズ、下流の組立プロセス、熱バジェットに依存する。
技術仕様
| パラメータ | 利用可能な範囲 / 値 |
|---|---|
| Wafer Diameter | 200mm (8″), 300mm (12″) |
| Starting Thickness | 725μm (200mm), 775μm (300mm) — standard prime |
| Minimum Final Thickness | 20μm (conventional backgrind), 30μm (Taiko ring) |
| Taiko Ring Width | 2–3mm from wafer edge, full original thickness retained in ring |
| TTV After Thinning | < 2μm (within thinned area), < 3μm overall (conventional) |
| Surface Roughness After CMP | < 0.5nm RMS (AFM, 1×1μm scan) — mirror finish |
| Sub-Surface Damage (SSD) | < 1μm after stress relief; < 0.2μm after CMP finish |
| Die Strength (3-Point Bend) | > 800 MPa (stress-relieved); > 400 MPa (rough grind only) |
| Dicing Tape Type | UV-release (PO, PET base), thermal-release, non-UV (standard) |
| Backside Metal | Ti/Ni/Ag, Ti/Ni/Au, AuSn solder — sputtered or evaporated, on request |
| Wafer Type | Standard, HR-Si, SOI device layer thinning, SiGe, GaAs-on-Si |
用途と市場セグメント
3D-IC & Advanced Packaging
Ultra-thin wafers (30–100μm) enable through-silicon via (TSV) formation, die stacking with microbumps, and chip-on-wafer hybrid bonding for HBM memory and chiplet architectures. Taiko ring provides mechanical integrity during TSV processing.
Power Devices (IGBT/MOSFET)
Thinned IGBTs and power MOSFETs (60–120μm) reduce on-state resistance (Ron) and improve thermal impedance to the heatsink. Backside grinding enables field-stop and punch-through vertical device structures.
Back-Side Illuminated (BSI) Sensors
CMOS image sensors requiring back-side illumination must be thinned to 5–20μm so that photons reach the photodiode from the back surface. Taiko wafer processing is the industry-standard approach for BSI CIS production.
Stacked Memory (HBM / NAND)
High-bandwidth memory and 3D NAND flash stacks use ultra-thin die (30–50μm) to maximize the number of die per package within a fixed z-height. Thinning uniformity is critical for consistent bond-line thickness.
Discrete & RF Power
RF LDMOS, GaN-on-Si HEMT, and discrete power diodes on thinned substrates (50–100μm) improve thermal dissipation and reduce source inductance for better RF gain and efficiency.
Flexible & Medical Electronics
Silicon thinned below 30μm becomes mechanically flexible. Used in implantable medical sensors, neural probes, and conformable electronics where substrate compliance is required.
計測と品質保証
薄ウェーハの計測は極めて困難である。標準的な接触式・静電容量式ゲージは 100μm 未満のウェーハを破損させる可能性があるためだ。当社のプロトコルは、非接触光学技術と破壊的サンプル試験を組み合わせ、完全な品質像を提供する。
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