CoPoS — チップ・オン・パネル・オン・サブストレート
パネルレベルパッケージングは、従来の円形シリコンインターポーザーを方形ガラスパネルに置き換え、95%+ の面積利用率と 12 インチウェーハの 4.5× の産出を実現します。
概要
CoPoS（チップ・オン・パネル・オン・サブストレート）は、先端パッケージングにおける次なるパラダイムシフトであり、円形の 300mm シリコンインターポーザーから大型の方形ガラスパネルへと移行します。円形シリコンインターポーザーを 510×515mm のガラスパネルに置き換えることで、CoPoS は基板あたりに集積できるダイ数を劇的に増やし、面積利用率をウェーハの約 70% からパネルの 95%+ へと押し上げ、キャリアあたりの単位産出を 4.5× 増加させます。
このパネルレベルのアプローチは、AI チップが 9× レチクルサイズの限界を突破し、より多くの HBM スタックを集積するためのクリティカルパスです。AI アクセラレータのダイサイズとメモリ帯域幅の要求が拡大し続ける中、CoPoS はウェーハレベルパッケージングでは到底対応できない次世代の超大型インターポーザーを実現します。
主要な技術的特徴
パネルレベルのスケーリング
510×515mm のガラスパネルが 300mm シリコンウェーハを置き換え、キャリアあたりの面積を 4.5× 増加させます。方形フォーマットは円形ウェーハ処理に固有のエッジロスによる非効率を排除し、先端パッケージの真の大量生産経済性を実現します。
ガラスコア基板
ガラスは優れた寸法安定性（CTE 3–8 ppm/K、調整可能）、ほぼゼロの誘電損失（<0.005 @ 10GHz）、原子レベルの表面平滑性を提供します。これらの特性により、ガラスは AI/ML チップが要求する高速・高密度インターコネクトに理想的な基板となります。
TGV（ガラス貫通ビア）メタライゼーション
直径 20–50μm、アスペクト比最大 6:1 のガラス貫通ビアが、RDL 層間の垂直電気接続を提供します。銅充填 TGV は低抵抗と高信頼性を実現し、インターポーザーにおける従来の TSV アプローチを置き換えます。
多層 RDL 集積
微細ピッチ再配線層（L/S は 0.4/0.4μm まで）は銅ダマシン法を用いてガラスパネル上に形成されます。複数の RDL 層により、単一パネル上での HBM、GPU、I/O チップレットの集積に向けた複雑なダイ間配線が可能になります。
GINECHIP ソリューション
Borofloat 33、溶融石英／石英、単結晶石英を含むパネルグレードのガラス基板をフルラインナップで提供し、最大 510×515mm のカスタムパネルサイズに対応します。
RDL シード層成膜用の高品質シリコンウェーハ。精密な膜厚制御と <0.5nm RMS の表面粗さにより、最適な銅密着性を実現します。
ガラス貫通ビアの形成とメタライゼーションに向けた材料供給とプロセスコンサルティングを提供。バリア／シード層の成膜や銅電解めっき薬液を含みます。
パネルフォーマットに適合させた CMP 研磨、薄膜成膜、フォトリソグラフィサービス。大面積基板処理における当社の専門知識を活用します。
対象アプリケーション
CoPoS は、9× レチクルサイズを超える超大型インターポーザーを必要とする AI/ML アクセラレータ、高性能コンピューティング（HPC）プロセッサ、次世代ネットワークチップ向けに設計されています。この技術は、複数の HBM スタックと大型ロジックダイを集積する先進 2.5D パッケージにも採用されており、パネルフォーマットはスループットとコストの面で自然な優位性をもたらします。