3Dパッケージ＆HBM
シリコン貫通電極による垂直ダイ積層 — HBM4は16層以上のDRAMを積層し、1.6 TB/sの帯域幅を実現することで、次世代AIアクセラレータのメモリウォール突破を可能にします。
概要
3Dパッケージングは、メモリウォール — ロジック性能とメモリ帯域幅の間で拡大し続けるギャップ — に対する究極の解決策です。DRAMダイを垂直に積層し、シリコン貫通電極（TSV）で接続することで、高帯域幅メモリ（HBM）は従来のDDRインターフェースより桁違いに大きな帯域幅を、ビットあたりの消費電力を大幅に抑えながら実現します。次世代規格であるHBM4は、これを16層以上、1スタックあたり1.6 TB/sの帯域幅へと押し進めます。
3D統合プロセスには、各DRAMダイを貫通するTSV形成、積層高さを抑えるための50μm未満へのウェーハ薄化、ダイ間接続のためのマイクロバンプ形成、積層組立のための熱圧着接合など、複数の重要な工程が含まれます。GINECHIPは、TSVエッチングから最終的な積層組立まで、3D統合フローのあらゆる段階を支える材料、ウェーハ、加工サービスを提供します。
主要技術の特長
垂直ダイ積層
HBMは4～16個以上のDRAMダイを垂直に積層し、TSVとμバンプで接続します。垂直トポロジーは相互接続長を最小化し、遅延と電力を低減しながら帯域幅密度を最大化します。層が1つ増えるごとに、メモリ帯域幅のチャネルがもう1つ追加されます。
TSV（シリコン貫通電極）技術
直径わずか5μm、深さ50μmのTSVが、各DRAMダイを貫通する垂直相互接続を提供します。TSVプロセスには、深掘りシリコンエッチング、側壁パッシベーション、バリア/シード層成膜、銅電解めっきが必要であり、これらはすべてGINECHIPが対応するサービスです。
極薄ウェーハ加工
HBMスタック内の各DRAMダイは、総積層高さを最小化するために50μm未満まで薄化されます。GINECHIPのTaiko研削プロセスは、エッジ欠けと反りを最小限に抑えてこれを実現し、仮接着/剥離サービスにより壊れやすい薄ウェーハを安全に取り扱えます。
μバンプ相互接続
ピッチ10～40μmまでのマイクロバンプが積層されたダイを接続します。これには精密なアンダーバンプメタライゼーション（UBM）、バンプ形成、リフロープロセスが必要です。GINECHIPは、μバンプ作製用のUBM材料とウェーハバンピングサービスを提供します。
GINECHIP ソリューション
TSVプロセスに最適化されたシリコンウェーハで、精密な厚さ制御、低TTV、およびお客様のTSV統合スキーム（via-first、via-middle、via-last）に合わせて指定された抵抗率を備えています。
厚さ50μm未満、エッジ欠けを最小限に抑え、反りを制御したTaiko研削ウェーハ。3D積層プロセスフロー向けの仮接着/剥離に対応します。
プロセス開発用のダミーウェーハおよびメカニカルテストウェーハ、ならびに薄ウェーハハンドリング時の仮接着用キャリアウェーハ。すべての標準径・厚さで提供可能です。
3Dプロセス開発・テスト向けのコスト効率に優れた再生ウェーハで、プライムウェーハと同じ品質仕様を満たします。TSVプロセスの認定や積層組立の試作に最適です。
対象アプリケーション
HBMはAI/MLアクセラレータ（NVIDIA H100/H200/B200、AMD MI300X）、HPCプロセッサ、ハイエンドFPGA、ネットワークASICに使用されています。3D積層は、CMOSイメージセンサー、3D NANDフラッシュ、そして3D積層ロジック（Intel Foveros、TSMC SoIC）やモバイルSoC向け異種統合といった新興アプリケーションにも応用されています。