シリコンエピウェーハ
CVD成長による精密ドーピングエピタキシャル層付きシリコンウェーハ — Si基板上のホモエピタキシャルSi。CMOSイメージセンサ、パワーMOSFET、IGBT、BiCMOSプロセス向けのカスタム抵抗率、厚さ（0.5μm～200μm）、ドーピングプロファイル。300mmでの層厚均一性±1%、ドーピング均一性±3%。
シリコンエピタキシャルウェーハとは？
シリコンエピタキシャル（エピ）ウェーハは、単結晶シリコン層（エピ層）を研磨シリコン基板ウェーハ上に化学気相成長（CVD）で成長させたエンジニアリング基板です。ホモエピタキシーの特徴は、堆積膜が下地基板の結晶構造を再現し、界面をまたいで原子レベルの整合が得られる点にあります。抵抗率とドーピングが全体で均一なバルクウェーハとは異なり、エピタキシャルウェーハは能動デバイス領域（エピ層）の電気的特性を機械的支持基板から切り離し、バルクシリコン単独では不可能なデバイス設計を可能にします。
GINECHIPはカスタムドーピングプロファイルのエピタキシャルウェーハを提供します：ユニフォーム（エピ厚さ全体で一定の抵抗率）、グレーデッド（2つの目標値間で抵抗率が遷移）、マルチレイヤー（異なるドーピングの複数のエピサブ層）、および基板／エピ界面に重ドープ領域を形成して縦方向の電流収集を行う埋め込み層構造。厚さ0.5μm（先端CMOS向け超薄膜）から200μm（パワーデバイスのドリフト領域）まで、常圧または減圧CVDリアクターで製造し、300mmウェーハで厳しい±1%の厚さ均一性と±3%のドーピング均一性を実現します。
各エピタキシャルウェーハロットは、FTIR厚さマッピング、水銀プローブまたは4探針による抵抗率マッピング、深さ方向のキャリア濃度解析のためのSRP（拡がり抵抗プロファイリング）、ドーパント種検証のためのSIMS、および単結晶エピ品質を確認するXRDロッキングカーブ分析によって認定されます。ISO 9001:2015認証のパートナー施設からの出荷ごとに完全なCoAを添付します。
エピウェーハ断面アーキテクチャ
CVDエピタキシーで成長させたデバイスグレードの単結晶シリコン。カスタムドーピング（As/P/B）、抵抗率0.01–1000 Ω·cm。欠陥密度 < 0.5 積層欠陥/cm²、基板との原子レベル界面整合。
基板とエピ層間の急峻またはグレーデッドなドーピング遷移。遷移幅はリアクターのパージサイクルと昇温速度で制御されます。この界面には任意で埋め込み層（n⁺またはp⁺）を導入できます。
機械的支撑を提供し、縦型デバイスでは裏面コンタクトへの低抵抗電流経路となる研磨単結晶シリコン基板。基板ドーピングはエピ層とは独立に選択できます。
エピドーピングプロファイルの選択肢
エピタキシャル層を通したドーピングプロファイルは、エピウェーハの主要な設計パラメータであり、その層上に作製されるデバイスの電気的特性を決定します。GINECHIPはお客様のデバイス要件に合わせて4種類のドーピングプロファイル構成を提供します。
ユニフォームドーピング
エピ層全体で一定の抵抗率
CVD堆積中にドーパント流量を一定に保つことで均一な抵抗率が得られます。これはパワーMOSFETのドリフト領域、CMOSイメージセンサの吸収層、アナログICのエピ層で最も広く要求されるプロファイルです。
グレーデッドドーピング
2つの目標値間で抵抗率が遷移
堆積中にドーパントガス流量をランプさせ、制御された抵抗率勾配を形成します。電界プロファイルを最適化するPINダイオードや、ベース走行時間を短縮する内蔵ドリフト電界を得るバイポーラトランジスタに用いられます。
マルチレイヤー
異なるドーピングの2つ以上のエピサブ層
層間でドーパントガスを切り替える順次堆積により、複雑な縦方向ドーピングプロファイルが実現します。交互のn/pピラーを持つスーパージャンクションMOSFETや、フィールドストップ層・バッファ層を持つIGBTに不可欠です。
埋め込み層
基板／エピ界面の重ドープ領域
エピタキシー前に高ドーズ注入または拡散で基板に形成されるサブコレクタ埋め込み層。続いてエピが上書き成長します。この低抵抗埋め込み層は、BiCMOSおよびRF HBTプロセスの縦型NPNバイポーラトランジスタにおいてコレクタコンタクトとして機能します。
CVDエピタキシープロセスケミストリー
シリコンエピタキシーは化学気相成長で行われ、シリコン含有前駆体ガスがウェーハ表面で熱分解し、シリコン原子を堆積して基板格子にエピタキシャルに配列します。前駆体の選択が堆積速度、温度窓、塩素化学の効果を決定します。
| パラメータ | シラン（SiH₄） | ジクロロシラン（SiH₂Cl₂） | トリクロロシラン（SiHCl₃） |
|---|---|---|---|
| 堆積温度 | 650–900°C | 1050–1150°C | 1100–1200°C |
| 圧力領域 | 常圧または減圧（10–100 Torr） | 常圧または減圧（40–760 Torr） | 常圧（760 Torr） |
| 堆積速度 | 0.2–2 μm/min (lower T) | 0.5–3 μm/min（中程度） | 1–5 μm/min（最高） |
| HCl副生成物 | なし | あり（Si堆積1あたり2 HCl） | あり（Si堆積1あたり3 HCl） |
| パターンシフト感度 | 高い（Clエッチングなし） | 中程度（一部Clエッチング） | 低い（Clエッチングが補償） |
| オートドーピング抑制 | 限定的（Cl捕捉なし） | 良好（HClが表面ドーパントをエッチング） | 優れている（高いCl捕捉） |
| ドーパント取り込み | 高いAs/P/B取り込み効率 | 中程度；Cl化学により制御 | 低め；強いCl競合 |
| 最適用途 | 低温選択エピ、薄膜、SiGe | 汎用エピ、100–200mm | 厚膜パワーデバイスエピ、150–200mm |
アプリケーションと市場セグメント
CMOS Image Sensors (CIS)
High-resistivity p/p⁺ epitaxial wafers for backside-illuminated (BSI) CMOS image sensors. Thick, low-defect epi layers provide the photon absorption region with long carrier diffusion lengths and low dark current for high quantum efficiency.
Power MOSFETs & IGBTs
Thick n-type epi layers (10–150μm) on heavily-doped n⁺ substrates form the voltage-blocking drift region in vertical power MOSFETs, IGBTs, and super-junction devices. Epi resistivity directly determines breakdown voltage rating (BV<sub>DSS</sub>).
BiCMOS & RF Bipolar
Buried-layer epitaxy for BiCMOS processes: n⁺ sub-collector buried layer followed by n-type epi for the collector region. Enables high-f<sub>T</sub> SiGe HBTs with f<sub>max</sub> exceeding 300 GHz for mmWave RF front-ends.
Discrete Diodes & Rectifiers
Epitaxial Si wafers for PIN diodes, Schottky rectifiers, Zener diodes, and TVS protection devices. Custom epi resistivity and thickness profiles optimize forward voltage, reverse recovery, and breakdown characteristics.
MEMS on Epi
Epitaxial silicon as the structural layer in MEMS inertial sensors and pressure transducers. Epi-poly deposition on sacrificial oxide enables thick, low-stress polysilicon structural layers for surface micromachined accelerometers and gyroscopes.
Analog & Mixed-Signal ICs
High-resistivity epitaxial layers on low-resistivity substrates for analog ICs. The low-resistance substrate provides a solid ground plane while the high-resistivity epi reduces substrate coupling and crosstalk between analog blocks.
Radiation Detectors
Ultra-high-resistivity (>1 kΩ·cm) thick epitaxial wafers for silicon radiation detectors and particle physics sensors. Full depletion at moderate bias voltages enables high charge collection efficiency for X-ray, gamma, and charged-particle detection.
Advanced Memory Devices
Epitaxial silicon for DRAM cell capacitors, 3D NAND channel material, and emerging memory technologies (RRAM, MRAM). Defect-free epi surfaces enable high-quality gate dielectric growth and low leakage.
技術仕様
| パラメータ | 利用可能範囲／値 |
|---|---|
| Epi Layer Thickness | 0.5μm – 200μm (standard); ultra-thin 50nm on request |
| Thickness Uniformity | ±1% within-wafer (Std Dev on 300mm); ±2% on 200mm |
| Doping Species | Arsenic (n-type), Phosphorus (n-type), Boron (p-type) |
| Resistivity Range | 0.01 – 1000 Ω·cm (custom doping; ±3% uniformity on 300mm) |
| Doping Profile Types | Uniform, graded, multi-layer, buried layer (sub-collector) |
| Transition Width (sub/epi) | < 5% of epi layer thickness (abrupt interface control) |
| Substrate Wafer Diameters | 100mm (4″), 150mm (6″), 200mm (8″), 300mm (12″) |
| Substrate Orientations | 〈100〉, 〈111〉, 〈110〉; off-cut to ±0.5° on request |
| Substrate Resistivity | 0.001 – 10,000 Ω·cm (CZ or FZ; n-type or p-type) |
| Deposition Method | CVD epitaxy (SiH₄, SiHCl₃, SiH₂Cl₂); atmospheric or reduced pressure |
| Epi Defect Density | < 0.5 stacking faults/cm²; < 10 dislocations/cm² (Class 100 cleanroom) |
| Backside Treatment | Polished, etched, or polysilicon back-seal for autodoping suppression |
計測・品質保証
エピタキシャルウェーハの品質は、厚さ、ドーピング、結晶品質、表面品質に対応する多手法のキャラクタリゼーションプロトコルで検証されます。各ロットは包括的な分析証明書とともに出荷されます。
エピタキシャルウェーハをご注文ですか？
エピ層厚さ、抵抗率（またはドーピング濃度）、ドーピングタイプ、プロファイルタイプ（ユニフォーム／グレーデッド／マルチレイヤー／埋め込み層）、基板直径と方位、数量をご指定ください。エピタキシー専門チームが24時間以内に計測仕様を含む詳細な見積もりを提供します。