概要
シリコン貫通電極（TSV）は、シリコンウェーハまたはダイを貫通する垂直方向の電気接続を形成し、2Dスケーリングだけではもはや実現できない3D-ICスタッキングとヘテロジニアス統合を可能にします。GINECHIPのTSVプロセスは、深堀り反応性イオンエッチング、誘電体ライナー成膜、バリア/シード金属化、そしてvia-first、via-middle、via-last統合方式にわたるCuまたはWビア充填をカバーします。
各TSVプロセスは、断面SEMボイド検査、電気的導通試験、CTE整合充填検証によって認定されています。直径2μmから100μm、アスペクト比最大20:1のビアに対応し、100mmから300mmのウェーハに、ISO 9001認証のプロセス管理のもとで提供します。
プロセスモジュール
ディープ反応性イオンエッチング（DRIE）
Boschプロセスによる深堀りシリコンエッチングにより、側壁角度を制御し、スキャロップを最小限に抑えた高アスペクト比のビア開口を形成し、信頼性の高いTSV相互接続の基盤を構築します。
誘電体ライナー
熱酸化またはPECVDによる酸化膜・窒化膜ライナーが、銅ビアと周囲のシリコンを電気的に絶縁し、ビア形状に応じてコンフォーマル性、絶縁破壊強度、熱予算のバランスを取ります。
バリア・シード層
PVDまたはALDによるタンタル／TaNバリア層が銅のシリコンへの拡散を防止し、スパッタリングによる銅シード層が高アスペクト比ビア内での均一なボトムアップめっきを可能にします。
銅めっき
添加剤で制御されたボトムアップ超充填により、ビア底部から上方へボイドフリーの銅を析出させ、その後めっき後アニールで応力を緩和し粒界構造を安定化させます。
CMP・裏面仕上げ
化学機械研磨（CMP）により厳密に制御されたディッシングとエロージョンで余剰銅を除去し、その後裏面露出、洗浄を行い、後工程の実装に向けてNi/Au仕上げをオプションで施します。
プロセスオプション
Via-Middle統合
TSVは前工程（トランジスタ形成）の後、後工程（配線形成）の前に形成され、既存のBEOL熱予算と互換性を保ちながら高密度なビアアレイを実現します。
Via-Last統合
BEOL配線完成後にウェーハ裏面からTSVをエッチングするため、前工程・後工程のプロセスフローを一切妨げませんが、ビアとパッドのアライメント公差とのトレードオフがあります。
プロセスフロー
ウェーハ準備
入荷したウェーハを検査・洗浄し、ビアの位置と直径を定義するハードマスクでパターニングします。
深堀りシリコンエッチング
BoschプロセスDRIEにより、側壁角度とスキャロップサイズを制御しながらビアを目標深度までエッチングします。
誘電体ライナー
熱酸化またはPECVD酸化膜・窒化膜を成膜し、ビア側壁とシリコンを電気的に絶縁します。
バリア・シード
PVDまたはALDによるバリア層と銅シード層を成膜し、ボイドフリーのめっきを実現します。
銅充填
ボトムアップめっきによりボイドフリーの銅でビアを充填し、その後応力緩和アニールを行います。
CMP・検査
余剰銅を研磨除去し、X線・超音波検査で充填の健全性を確認した後、裏面加工に進みます。
品質保証
| パラメータ | 目標値 | 方法 |
|---|---|---|
| ビア抵抗 | < 50 mΩ (typical, 10×100μm via) | 4-point Kelvin probe on test structures |
| チェーン歩留まり | > 99.9% (1,000-via chain) | 4-point resistance continuity |
| 絶縁破壊電圧 | > 50V (for 200nm thermal SiO₂) | Ramped voltage I-V sweep |
| リーク電流 | < 1 nA at 5V (silicon-to-TSV) | I-V measurement, Si grounded, TSV biased |
| 銅の突出 | < 100nm @ 400°C anneal | AFM / profilometry |
| ボイド含有率 | Zero voids > 1μm in fill | X-ray microscopy / acoustic microscopy |
| スキャロップ深さ | < 50nm (Bosch process) | SEM cross-section |
| ビア容量 | 50–200 pF (dependent on geometry) | C-V measurement at 1 MHz |
品質に関する注記
ビア充填
ポリイミドビア充填は、優れたギャップフィル能力を持つ平坦化層間誘電体を形成します。スピンオン塗布により、高アスペクト比のビアをボイドなく充填し、熱硬化プロセスにより充填構造全体で均質な材料特性を確保します。
当社のビア充填ポリイミドプロセスは、断面SEMで検証済みのボイドフリー充填により、最大3:1のアスペクト比を実現します。平坦化能力により後続のリソグラフィ工程の段差が軽減され、ウェーハ全体のCD均一性が向上します。
感光性ポリイミド配合材料により、別途フォトレジスト処理を行わずにビア開口部を直接パターニングできます。これによりプロセスステップを30%削減しながら、5μmまでのビア解像度を実現します。
アプリケーション
3D-ICスタッキング
積層されたロジックとメモリダイ間の高帯域幅・低遅延通信を実現するダイ間垂直相互接続。
CMOSイメージセンサー
コンパクトなカメラモジュール向け裏面ビア。ワイヤーボンドループを排除し、より小型のパッケージを実現。
2.5Dインターポーザー
TSV配線を備えたシリコンインターポーザーにより、単一基板上で複数のチップレットを接続し異種統合を実現。
MEMS-CMOS統合
ウェーハレベルパッケージにおいてMEMSセンサーウェーハとCMOS ASICウェーハ間に気密垂直相互接続を形成。
バリア技術
ポリイミドは、シリコン基板とその後の金属層または誘電体層の間で優れた応力バッファー層として機能します。低弾性率（~3 GPa）と高伸び率（>30%）により、パッケージングおよび熱サイクル時の熱機械的応力を吸収します。
パッシベーション層として、ポリイミドは優れた耐薬品性、防湿バリア特性（WVTR 1 g/m²/day未満）、電気絶縁性（絶縁破壊電圧300 V/μm超）を提供します。下地回路を環境劣化や機械的損傷から保護します。