熱酸化膜付きシリコン
10nm～4μmの高品質熱成長SiO₂層付きシリコンウェーハ。ゲート酸化膜、拡散マスク、エッチングストップ層、MEMS犠牲層用のドライ、ウェット、パイロジェニック酸化プロセス。ウェーハスケールエリプソメトリマッピング付きの厳格な均一性制御。
シリコン上の熱酸化膜とは？
熱酸化二酸化ケイ素（SiO₂）は、シリコン半導体技術の基盤となる誘電体である。高温（800～1200°C）でウェーハを酸化雰囲気に曝すことにより、単結晶シリコン上に直接成長させた高品質で化学量論的な酸化膜である。堆積酸化膜とは異なり、熱成長SiO₂は下地のシリコンを消費し、界面準位密度が極めて低い（Dit < 10¹⁰ cm⁻²eV⁻¹）清浄なSi/SiO₂界面を形成する。この代替不可能な界面品質により、熱SiO₂は50年以上にわたりMOSFETゲートスタックの中核であり続けており、先端ノードではhigh-κ誘電体がこれを補完している。
GINECHIPは、確立された3つの酸化化学——ドライ（O₂）、ウェット（H₂O蒸気）、パイロジェニック（H₂/O₂燃焼）——で作製した熱酸化ウェーハを供給しており、それぞれ成長速度、膜密度、電気的特性において異なるトレードオフを持つ。10nm（ゲート品質のドライ酸化膜）から4μm（フィールド酸化膜およびMEMS犠牲層）までの厚さを、ウェーハ内均一性±1%で常時生産し、ウェーハあたり49点または81点の分光エリプソメトリマッピングで検証している。
すべての熱酸化ウェーハロットには、49点または81点のエリプソメトリ膜厚マップ、屈折率均一性、酸化膜電荷と界面準位密度のためのC-V（容量-電圧）測定、AFM表面粗さスキャンを含む包括的な分析証明書（CoA）が添付される。ISO 9001:2015認証のパートナー施設により、NIST標準にトレーサブルなプロセス管理を保証する。
熱酸化プロセスの比較
酸化化学の選択は、膜密度、成長速度、電気的特性、水素含有量を決定する——これらはデバイス性能とプロセススループットに直接影響する要因である。以下の表は、3つの主要な熱酸化法の主な違いをまとめたものである。
| パラメータ | ドライ酸化（O₂） | ウェット酸化（H₂O蒸気） | パイロジェニック（H₂/O₂トーチ） |
|---|---|---|---|
| 酸化種 | O₂（分子状酸素） | H₂O（水蒸気） | H₂ + O₂反応によるH₂O |
| 代表温度 | 850–1100°C | 900–1100°C | 800–1050°C |
| 成長速度（1000°C） | ~8–15 nm/hr (100nm film) | ~60–100 nm/hr (100nm film) | ~50–90 nm/hr (100nm film) |
| 膜密度 | 2.27 g/cm³（最高） | 2.20 g/cm³（やや低い） | 2.24 g/cm³ (high) |
| 屈折率 | 1.462 ± 0.002 | 1.458 ± 0.003 | 1.460 ± 0.002 |
| 絶縁耐圧 | >12 MV/cm | >10 MV/cm | >11 MV/cm |
| 界面品質（Dit） | 5×10⁹ – 2×10¹⁰ cm⁻²eV⁻¹ | 1×10¹⁰ – 5×10¹⁰ cm⁻²eV⁻¹ | 8×10⁹ – 3×10¹⁰ cm⁻²eV⁻¹ |
| 固定酸化膜電荷（Qf） | 5×10¹⁰ – 2×10¹¹ cm⁻² | 1×10¹¹ – 5×10¹¹ cm⁻² | 8×10¹⁰ – 3×10¹¹ cm⁻² |
| 水素含有量 | 極めて低い（H₂O不使用） | 中程度（Si–OHとして取り込まれる） | 低～中 |
| エッチングレート（5:1 BHF） | ~90 nm/min | ~110 nm/min | ~100 nm/min |
| 膜応力（圧縮） | –250 to –400 MPa | –200 to –350 MPa | –220 to –380 MPa |
| 最適用途 | ゲート酸化膜、トンネル酸化膜 | フィールド酸化膜、犠牲層 | 高スループットのゲート/フィールド酸化膜 |
熱SiO₂/Si材料スタック
高品質な熱成長二酸化ケイ素。緻密（ドライで2.27 g/cm³）、ピンホール密度が低く、絶縁耐圧に優れ（>10 MV/cm）、耐薬品性が高い。
原子レベルで急峻な界面と、サブオキサイド遷移領域 (SiOx, x<2). Interface trap density Dit は、ドライ酸化膜をフォーミングガスアニールした後、5×10⁹ cm⁻²eV⁻¹ まで低減する。
単結晶シリコン基板。すべての標準径、方位、ドーピングタイプ（n型/p型）、抵抗率範囲に対応。成長中、最終酸化膜厚の約44%がシリコン表面から消費される。
Deal–Grove酸化速度論
シリコンの熱酸化はDeal–Groveモデルに従う。このモデルは、既存酸化膜中の酸化種拡散とSi/SiO₂界面での化学反応との競合として酸化膜成長を記述する。薄い酸化膜（< 50nm）では反応律速となり成長は時間に比例する。厚い酸化膜（> 200nm）では拡散律速となり、成長は放物線則に従う。
線形-放物線モデルは次のように表される：x²o + Axo = B(t + τ)。ここでxoは酸化膜厚、B/Aは線形速度定数、Bは放物線速度定数、τは初期の自然酸化膜を考慮する項である。両速度定数はアレニウスの温度依存性に従い、活性化エネルギーはそれぞれ約2.0 eV（線形）と約1.2 eV（放物線）である。このモデルは50年以上にわたり酸化プロセス工学を導いており、GINECHIPにおける熱SiO₂プロセス設計の基盤であり続けている。
アプリケーションと市場セグメント
Gate Oxide (MOSFET)
Ultra-thin thermal SiO₂ (2–20nm) as the critical gate dielectric in planar CMOS, power MOSFETs, and IGBTs. Carrier mobility at the Si/SiO₂ interface directly determines transistor drive current and switching performance.
Diffusion Mask
Patterned thermal oxide blocks dopant diffusion during source/drain and well formation. Selectivity of >1000:1 for B, P, As in SiO₂ vs. Si at 900–1100°C. Fundamental to all planar silicon processing.
Etch-Stop & Release Layer
Thermal SiO₂ serves as a precise etch-stop for Si DRIE and as a sacrificial release layer in MEMS surface micromachining. HF selectivity against silicon enables clean structural release.
MEMS Sacrificial Oxide
Thick thermal oxides (0.5–4μm) as sacrificial layers in polysilicon surface micromachining for accelerometers, gyroscopes, pressure sensors, and micro-mirror arrays.
Hard Mask for Etching
SiO₂ hard masks for deep silicon etching (DRIE Bosch process). Etch selectivity of >100:1 Si:SiO₂ in SF₆/C₄F₈ plasmas enables high-aspect-ratio structures exceeding 50:1.
SOI Buried Oxide (BOX)
Thermal oxide as the insulating BOX layer in Bonded SOI (BESOI) and Smart Cut SOI technologies. Provides electrical isolation, radiation hardness, and latch-up immunity for RF-SOI and FD-SOI.
Field Oxide (LOCOS/STI)
Thick thermal oxide (300–800nm) for inter-device isolation. LOCOS (Local Oxidation of Silicon) and STI (Shallow Trench Isolation) liner oxides define active areas and prevent parasitic channel formation.
Optical Waveguide Cladding
Thermal SiO₂ lower cladding for silicon photonic waveguides. Low optical loss (<0.1 dB/cm at 1550nm) and high-index contrast with the Si core enable compact photonic integrated circuits.
技術仕様
| パラメータ | 利用可能範囲 / 値 |
|---|---|
| SiO₂ Thickness Range | 10nm – 4μm (standard); up to 6μm on request |
| Thickness Uniformity | ±1% within-wafer (Std Dev), ±2% wafer-to-wafer |
| Refractive Index (n) | 1.46 ± 0.01 at 632.8nm (stoichiometric thermal SiO₂) |
| Dielectric Breakdown Strength | >10 MV/cm (gate-quality dry oxide, 25°C) |
| Wafer Diameters | 100mm (4″), 150mm (6″), 200mm (8″), 300mm (12″) |
| Wafer Orientations | 〈100〉, 〈111〉, 〈110〉 (〈100〉 recommended for gate oxide) |
| Oxidation Methods | Dry (O₂), Wet (H₂O vapor), Pyrogenic (H₂/O₂ torch) |
| Film Stress | –200 to –400 MPa compressive (as-grown), adjustable via anneal |
| Etch Rate (5:1 BHF) | ~100nm/min thermally grown; ~150nm/min deposited |
| Surface Roughness (RMS) | < 0.2nm on Si/SiO₂ interface, < 0.5nm on SiO₂ surface |
| Ellipsometry Mapping | 49-point and 81-point wafer maps with contour and 3D plots |
計測・品質保証
熱酸化ウェーハの品質は、各ロットで多手法の計測プロトコルにより検証される。各出荷には、すべての測定パラメータの定量データを含む完全な分析証明書が添付される。
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