CoWoS — チップ・オン・ウェハ・オン・サブストレート
AI GPU 向けの業界標準 2.5D パッケージングプラットフォーム。ロジックと HBM をシリコンインターポーザ上に統合し、高密度インタコネクトによって最大限の演算性能を実現します。
概要
CoWoS（Chip-on-Wafer-on-Substrate）は、AI および HPC プロセッサの事実上の標準となった TSMC の旗艦 2.5D 先端パッケージング技術です。大型シリコンインターポーザ（最大 3 倍のレチクルサイズ）を、ロジックダイ（GPU/CPU）と高帯域幅メモリ（HBM）スタック間のインタコネクト基盤として使用します。インターポーザは、有機基板では実現不可能な高密度・微細ピッチ配線を提供し、現代の AI アクセラレータに求められる膨大なデータスループットを可能にします。
TSMC の CoWoS 生産能力への需要は、飽くことのない AI チップ需要を背景に、2026 年の 138 万枚から 2027 年には 268 万枚へと急増すると予測されています。この爆発的な成長は、シリコンインターポーザウェハ、TSV プロセス、RDL メタライゼーション材料にわたるサプライチェーン全体に機会を生み出しており、これらはすべて GINECHIP がエコシステムに不可欠な支援を提供する領域です。
主要な技術的特徴
シリコンインターポーザ技術
パッシブシリコンインターポーザ（300mm、厚さ約 100μm）は、ロジックとメモリ間の高密度配線層を提供します。インターポーザは、パッケージ基板への垂直接続のための貫通シリコンビア（TSV）と、水平のダイ間ルーティングのための多層 RDL を備えています。
TSV（貫通シリコンビア）
直径 10μm 以下、アスペクト比 10:1 の TSV が、シリコンインターポーザを貫く垂直電気経路を提供します。TSV ミドル（via-middle）プロセスは、FEOL の後、BEOL メタライゼーションの前にビアを統合し、性能と製造の複雑さのバランスを取ります。
微細ピッチ RDL（再配線層）
ライン/スペース 0.4/0.4μm の多層銅 RDL により、高密度なダイ間インタコネクトを実現します。銅ダマシンプロセスは、GPU と HBM ダイ間に数百の信号を接続するために必要な微細ピッチ配線の高い歩留まりと信頼性を確保します。
C4 & μバンプ メタライゼーション
インターポーザ底面の C4（Controlled Collapse Chip Connection）バンプと上面のマイクロバンプ（μバンプ）が、それぞれインターポーザをパッケージ基板およびロジック/メモリダイに接続します。GINECHIP はこれらの重要なインタコネクト向けに UBM 材料とウェハバンピングサービスを提供します。
GINECHIP ソリューション
厚さ 100μm まで薄化可能、超平坦表面（TTV <1μm）、精密な抵抗率制御を備えた 300mm シリコンウェハで、CoWoS インターポーザ製造に適しています。
深掘りシリコンエッチング（Bosch プロセス）、側壁パッシベーション、バリア/シード層成膜、直径 10μm 以下のビア向け銅電解めっきを含む、完全な TSV プロセスサポート。
L/S 0.4/0.4μm までの微細ピッチ RDL 向け銅ダマシンプロセス。後続の層積層のための平坦性を確保する CMP 平坦化を含みます。
C4 および μバンプ製造向けのアンダーバンプメタライゼーション（UBM）とバンピングサービス。Ti/Cu、Ti/Ni/Au、ENIG 表面処理を含みます。
対象アプリケーション
CoWoS は、NVIDIA H100/H200/B200 GPU、AMD MI300X アクセラレータ、Intel Gaudi AI プロセッサ、および Google（TPU）、Amazon（Trainium）、Microsoft のカスタム ASIC 向けの主要なパッケージングプラットフォームです。この技術は、高帯域幅メモリの統合を必要とする HPC CPU、ネットワークスイッチ ASIC、FPGA ベースのアクセラレータもサポートします。