ハイブリッドボンディング
銅-銅直接接合は3D集積向けにマイクロバンプを置き換え、1μm未満のインターコネクトピッチ、10倍の密度向上、そして64 GT/sのUCIe 3.0の物理的基盤を実現します。
概要
ハイブリッドボンディングは3D集積の最先端技術であり、従来のマイクロバンプインターコネクトを銅-銅直接接合に置き換えます。このプロセスでは、銅パッドと周囲の誘電体の両方を原子レベルの平坦度まで平坦化し、室温で接触させます。低温アニール（通常200～400°C）により銅が膨張して接合し、1μm未満のピッチの継ぎ目のない超高密度インターコネクトを形成します — これは最高のμ-bump技術に対する10倍の改善です。
ハイブリッドボンディングはUCIe 3.0の物理的な実現要因であり、レーンあたり64 GT/sを目標としています。この技術には2つの形態があります：同種スタッキング向けのウェーハ対ウェーハ（W2W）（例：CMOSイメージセンサ、3D NAND）と、異種集積向けのダイ対ウェーハ（D2W）（例：ロジック・オン・ロジック、ロジック・オン・メモリ）です。GINECHIPは、超平坦CMP研磨ウェーハ、SOI接合基板、極薄ウェーハ処理により、両方のフローを支援します。
主要な技術的特長
Cu-Cu 直接接合
誘電体マトリックス（通常SiO₂）に埋め込まれた銅パッドは、サブナノメートルの粗さまで研磨されます。接触させるとファンデルワールス力が接合を開始し、その後のアニールにより銅が界面を越えて拡散し、はんだやアンダーフィルを用いないモノリシックな電気的接続を形成します。
原子スケール平坦化
CMPはハイブリッドボンディングの鍵となるプロセスです。銅は誘電体表面よりわずかに窪ませる必要があり（通常2～5nmのディッシング）、まず室温で誘電体接触を可能にし、その後アニール中に銅が膨張します。GINECHIPのCMPサービスは、要求される表面仕様を達成します。
極薄ウェーハハンドリング
3Dスタッキングでは、スタック高さを最小化するためにウェーハを<50μm（多くの場合<10μm）まで薄化する必要があります。GINECHIPのTaikoプロセスと一時接合/剥離機能により、ハイブリッドボンディングプロセスフロー全体を通じて極薄ウェーハを安全にハンドリングできます。
ダイ対ウェーハ（D2W）集積
D2Wハイブリッドボンディングは、既知良品ダイをターゲットウェーハ上に配置することで、異種3D集積を実現します。このアプローチは、ダイレベル検査の歩留まり上の利点とハイブリッドボンディングのインターコネクト密度を組み合わせたもので、ロジック・オン・メモリおよびロジック・オン・ロジックの3Dスタッキングに最適な方法です。
GINECHIPソリューション
サブナノメートルの表面粗さ、制御された銅ディッシング（<5nm）、TTV <1μmを備えたCMP研磨ウェーハで、ハイブリッドボンディング対応の表面を提供します。
BOX層とデバイス層の厚さを精密に制御したSOIウェーハで、ハイブリッドボンディングのサーマルバジェットに最適化され、W2WとD2Wの両フローに対応します。
Taiko研削・薄化サービスは、エッジ欠けや反りを最小限に抑えつつ<50μmのウェーハ厚さを実現し、3D積層デバイス製造に不可欠です。
薄化およびハイブリッドボンディングプロセス中のキャリア支持のための、融着接合、陽極接合、接着接合を含む一時的および永久的なウェーハボンディングサービス。
対象アプリケーション
ハイブリッドボンディングは、次世代CMOSイメージセンサ（Sony）、3D NANDフラッシュ（YMTC、Kioxia/WD）、高帯域幅メモリ（HBM4以降）、および3D積層ロジック（Intel Foveros Direct、TSMC SoIC）に採用されつつあります。この技術は、裏面電力供給ネットワーク（BSPDN）や、AIアクセラレータ向けの今後の3D異種集積プラットフォームにとっても重要です。