薄膜・コーティングカスタマイズ
カスタム薄膜成膜・コーティングサービス — 精密な光学・電気・機械仕様に対応した誘電体、金属、多層スタック。
概要
半導体、MEMS、フォトニクスアプリケーション向けの薄膜成膜。単層誘電体から複雑な多層光学スタックまで、熱酸化、PECVD、LPCVD、ALD、PVDに対応し、厳格な膜厚均一性と組成制御を提供。
成膜された各膜は分光エリプソメトリで膜厚と屈折率、49点マッピングで均一性、ウェーハ曲率測定で応力評価を実施。Siウェーハ（プライム、テスト、ダミーグレード）およびSOI、ガラス、サファイア、化合物半導体基板上に成膜。
誘電体膜
ゲート酸化膜、層間絶縁膜、パッシベーション、ハードマスク向けの包括的な誘電体膜成膜。サブナノメートルからミクロン範囲までの膜厚制御が可能な熱酸化、CVD、ALDオプション。
| パラメータ | 利用可能な範囲 / 値 |
|---|---|
| Thermal SiO₂ (Dry) | 5nm–500nm, uniformity ±1%, RI 1.462, breakdown > 10 MV/cm |
| Thermal SiO₂ (Wet) | 50nm–3μm, uniformity ±2%, growth rate 5–10× faster than dry |
| PECVD SiO₂ | 100nm–5μm, uniformity ±3%, stress tunable (compressive or tensile) |
| LPCVD TEOS SiO₂ | 50nm–2μm, excellent step coverage, conformal > 95% |
| ALD Al₂O₃ | 5nm–100nm, uniformity ±0.5%, pinhole-free, high-k (εᵣ ≈ 9) |
| ALD HfO₂ | 2nm–50nm, EOT < 1nm, high-k (εᵣ ≈ 20–25) |
LPCVD窒化シリコン
- 700～850°Cで化学量論的Si₃N₄を成膜し、緻密で欠陥の少ない膜を実現
- ナトリウムおよび水分に対する優れた拡散バリア
- 引張応力約1 GPa——懸架型MEMS膜に最適
- 膜厚範囲：50nm～1μm、均一性 < ±3%
PECVD窒化シリコン
- 250～400°Cで成膜——温度に敏感な金属層と互換性あり
- RFパワー比により圧縮～引張まで応力を調整可能
- 最終パッシベーションおよび耐スクラッチ保護に使用
- 膜厚範囲：100nm～2μm、均一性 < ±5%
金属膜・メタライゼーション
電極、配線、拡散バリア、シード層向けのPVDスパッタおよび蒸着金属膜。高純度ターゲット、制御された結晶粒構造と低抵抗率。
| パラメータ | 利用可能な範囲 / 値 |
|---|---|
| Al (Aluminum) | 100nm–5μm, PVD sputtered, ±1% Si or ±0.5% Cu doping available |
| Ti / TiN | Ti 10–50nm / TiN 20–200nm, PVD reactive sputtering, diffusion barrier |
| TiW (Titanium-Tungsten) | 50–300nm, PVD, superior diffusion barrier for Au metallization |
| Cr / Au | Cr 10–30nm (adhesion) + Au 50–500nm, evaporation or sputtering |
| Ni / NiV | 50nm–5μm, electroplated or sputtered, solder-wettable UBM |
| Pt (Platinum) | 50–300nm, PVD, high-temperature stable, inert electrode material |
アルミニウムメタライゼーション
アルミニウム（Al）はCMOS、MEMS、ディスクリートデバイスの主要配線金属。エレクトロマイグレーション耐性のため±1% Siまたは±0.5% CuドープのPVDスパッタ。プロセス圧力とパワー調整により膜応力をわずかな圧縮から引張まで調整可能。膜厚範囲100nm–5μm、< 5% 1σ均一性。コンタクト合金化と結晶粒安定化のためフォーミングガス中400–450°Cの成膜後アニールが可能。
金メタライゼーション
金（Au）メタライゼーション、高信頼性・不活性電極・ワイヤボンディング用途向け。Cr/AuまたはTi/Auスタック、10–30nm密着層、50–500nm金層。電子ビーム蒸着（最低ダメージ）またはDCスパッタ（良好な密着性）で成膜。200nm Auパッド上の25μm Auワイヤでワイヤボンドプル強度> 8 gf。耐酸化性、高導電性電極が必要な用途に適しています。
アンダーバンプメタル (UBM)
アンダーバンプメタルスタック、フリップチップおよびウェーハレベルパッケージング向け。多層スタックは密着層（Ti、Cr）、拡散バリア（Ni、NiV、TiW）、はんだ濡れ性トップ層（Au、Cu）で構成。清浄な界面のため全層を真空を破らず単一ポンプダウンで成膜。パワーデバイス用途向けに最大5μm厚の電解めっきNi/Au UBMが利用可能。SnAg、SnPb、鉛フリーはんだに対応。
多層スタック
特定の光学・電気・機械機能を実現するため、誘電体、金属、半導体を組み合わせた多層膜スタック。清浄で低欠陥の界面を実現するため、真空を破らない単一ラン成膜。
ONOスタック (SiO₂ / Si₃N₄ / SiO₂)
酸化物-窒化物-酸化物層間ポリ誘電体、不揮発性メモリ（フラッシュ、EEPROM）およびDRAMキャパシタ誘電体向け。各層は膜厚、応力、組成を個別に最適化。窒化物層は高電荷捕獲密度を提供し、酸化物層は低リークを確保。EOT 10nmまで、リーク電流密度< 10⁻⁷ A/cm² at 5 MV/cm。総スタック厚18–45nm、各層の成膜時間調整によりチューニング可能。
- SiO₂ / Si₃N₄ / SiO₂
- Total stack: 18–45nm
- EOT as low as 10nm
High-k/メタルゲート (HKMG) スタック
High-k誘電体とメタルゲート電極スタック、先端CMOSゲート開発向け。IL SiO₂（0.5–1nm化学酸化物）+ ALD HfO₂（2–5nm）+ PVD TiN（5–20nm仕事関数金属）+ LPCVD poly-Siキャップ。EOT < 1nm達成可能。n型（TiAl、Laキャップ付きTaN）およびp型（Alキャップ付きTiN）バンドエッジ仕事関数金属を提供。界面準位パッシベーションのためN₂またはフォーミングガス中500–1000°Cの成膜後アニール。
- IL SiO₂ + HfO₂ + TiN + Poly-Si
- EOT < 1nm achievable
- N-type and P-type band-edge workfunction
反射防止コーティング (ARC)
ボトムおよびトップ反射防止コーティング、フォトリソグラフィプロセス制御向け。BARC（SiONまたは有機、50–100nm）は基板反射率と定在波効果を抑制。TARC（SiリッチSiON、30–80nm）はフォトレジスト屈折率にマッチングし最適な露光均一性を実現。目標波長での反射率< 2%（i-line 365nm、KrF 248nm、ArF 193nm）。未コート基板と比較して線幅変動を30–50%低減。
- BARC: 50–100nm SiON or organic
- TARC: 30–80nm Si-rich SiON
- Optimized for i-line (365nm) and DUV (248nm)
MEMS犠牲層・構造層スタック
犠牲層・構造層スタック、表面マイクロマシニング向け。PSGまたはSiO₂（0.5–5μm）を犠牲層として使用し、気相HFまたはBOEでの高エッチング選択比を実現。LPCVD poly-Si（0.5–10μm）を構造層として使用し、残留応力を制御。複雑な3D MEMS構造のための犠牲層と構造層を交互に積層した多層スタック。犠牲層対構造層エッチング選択比> 1000:1、清浄でスティクションフリーのリリース。
- PSG / SiO₂ sacrificial
- LPCVD poly-Si structural
- Vapor HF or BOE release compatible
膜メトロロジー・特性評価
成膜されたすべての膜は出荷前に包括的なメトロロジー評価を実施。膜厚、屈折率（nとk）、応力、組成、表面粗さを測定し最終品質レポートに記載。以下は標準的な特性評価スイートです。
- Spectroscopic Ellipsometry — thickness and n/k to ±0.1nm (Woollam M-2000)
- 49-Point Thickness Mapping — within-wafer uniformity verification
- Wafer Curvature / Stress — Tencor FLX, full-wafer stress map
- XRR (X-Ray Reflectivity) — sub-nanometer thickness for ultra-thin films
- AFM Surface Roughness — Ra/RMS per 1×1μm and 10×10μm scans
- Four-Point Probe — sheet resistance for conductive films
- XPS / EDX — film composition and stoichiometry verification
- Optical Microscope Inspection — visual check for pinholes, particles, delamination
アプリケーション
品質と認証
すべての膜成膜はISOクラス5（Class 100）クリーンルームで行われ、連続的なパーティクルモニタリングを実施。各ロットには膜厚、均一性、屈折率、膜応力、表面粗さを記載した適合証明書が添付されます。各成膜装置の工程内SPCチャートを維持し、すべての計測機器はNISTトレーサブル標準に校正。R&D顧客向けに、再現可能な結果を得るための詳細なプロセスレシピと特性評価データを提供。