シリコンウェーハ基板
MEMS、CMOS、パワーデバイス、フォトニクスの基盤材料。
概要
シリコンウェーハは半導体デバイス製造の主要基板であり、世界の半導体基板市場の90%以上を占めています。GINECHIPは主要グレード、直径、仕様にわたるシリコン基板を調達・販売し、50カ国以上のウェーハファブ、MEMSファウンドリ、研究機関、パッケージングハウスにサービスを提供しています。
量産CMOS向けプライムグレードCZウェーハ、パワーデバイス向け超平坦FZウェーハ、RF-SOIスイッチ向けSOI基板、プロセス認定向けコスト効率の高いテストグレードウェーハ — いずれの要件でも、完全な材料トレーサビリティで一貫したロット品質をお届けします。
シリコンウェーハ製品カテゴリ
カテゴリを選択して詳細仕様や製造方法を確認し、見積もりをご依頼ください。
Prime Silicon Wafers
Device-grade CZ & FZ substrates. Sub-nanometer roughness, tight resistivity and thickness tolerances for CMOS, MEMS, and power devices.
Test / Monitor Wafers
Cost-optimized wafers for fab equipment qualification, process monitoring, and daily tool checks. Consistent electrical and mechanical properties.
Dummy / Mechanical Wafers
Lowest-cost non-production wafers for furnace fill, tool setup, thermal uniformity control, and mechanical handling qualification.
Reclaimed Wafers
Chemically-mechanically stripped and repolished wafers restored to near-prime quality. 30–60% cost savings with up to 5 reclaim cycles.
Ultra-Thin / Taiko Wafers
Wafers thinned to 20μm with Taiko ring process for 3D-IC stacking, power devices, BSI sensors, and advanced packaging.
FZ High-Resistivity Wafers
Float Zone silicon with >10 kΩ·cm resistivity and extreme purity. O₂/C < 5×10¹⁵. Preferred substrate for RFICs, photonics, and radiation detectors.
SOI Wafers
Silicon-on-Insulator substrates with device layer on buried oxide. Smart Cut, BESOI, SIMOX, ELTRAN. For RF-SOI, FD-SOI, MEMS, photonics.
Thermal Oxide on Silicon
High-quality thermally-grown SiO₂ layers 10nm–4μm. Dry, wet, and pyrogenic oxidation for gate oxides, diffusion masks, and etch-stop layers.
Nitride on Silicon (Si₃N₄)
LPCVD & PECVD Si₃N₄ films 20nm–2μm. Stoichiometric and low-stress formulations. Diffusion barrier, passivation, MEMS hard mask.
Silicon Epi Wafers
CVD homoepitaxial Si on Si. Custom doping and thickness 0.5–200μm. For CMOS sensors, power MOSFETs, IGBTs, and BiCMOS.
Square Silicon Wafers
Straight-edge square and pseudo-square substrates for maximum dicing efficiency. Optimal for solar PV, MEMS, microfluidics & photonics.
結晶成長方法
以下のインゴット成長技術で製造された基板を供給しています：
CZ（チョクラルスキー法）
最も一般的な方法 — 制御された熱条件下で溶融シリコンから単結晶シードを引き上げる。大量生産向けに競争力のあるコストで200mmおよび300mmウェーハを製造。
FZ（フローティングゾーン法）
ゾーンメルティングにより精製された超高純度シリコン。極めて低い酸素・炭素含有量。高電圧IGBT、RFパワートランジスタ、放射線検出器に不可欠。
MCZ（磁場印加CZ法）
CZ成長中の磁場印加により融液対流を抑制し、酸素混入を低減して抵抗率均一性を向上。CCD/CMOSイメージセンサーやハイエンドアナログICに最適。
技術仕様
| パラメータ | 利用可能な範囲 / 値 |
|---|---|
| Diameter | 100mm (4″), 150mm (6″), 200mm (8″), 300mm (12″) |
| Type / Dopant | P-type (Boron), N-type (Phosphorus, Arsenic, Antimony) |
| Resistivity | 0.001–10,000 Ω·cm (custom ranges available) |
| Orientation | 〈100〉, 〈111〉, 〈110〉 (off-cut angles available) |
| Thickness | 200μm–1000μm (standard SEMI specs ± custom) |
| Polish | SSP (Single-Side), DSP (Double-Side), CMP-finished |
| Backside | Bright-etched, Lapped, Polysilicon, Oxide/Nitride layer |
| TTV / Bow / Warp | As low as < 2μm TTV, < 5μm Bow, < 10μm Warp |
| Particles | ≤ 10 particles @ 0.2μm (Class 1 cleanroom packaging) |
表面仕上げと裏面処理
表面研磨
- CMP（化学機械研磨） — 先端リソグラフィ向けサブナノメートル RMS 粗さ
- SSP（片面研磨） — ほとんどの MEMS・CMOS プロセスの標準
- DSP（両面研磨） — 両面アライメント露光に必須
- Epi-Ready — エピタキシャル成長向けに準備された表面、自然酸化膜 < 5Å
裏面オプション
- ブライトエッチ — 均一な外観のための酸エッチング
- ラップ加工 — 機械研削による厚さ制御
- ポリシリコン裏面シール — 重金属汚染制御用のゲッタリング層
- 熱酸化膜／LPCVD 窒化膜 — エッチストップまたは絶縁用の誘電体裏面
- カスタム裏面膜スタック — 酸化物-窒化物、ONO、または金属裏面
アプリケーション
品質と認証
各ロットは抵抗率マップ、厚さプロファイル(TTV/Bow/Warp)、パーティクルカウント、結晶学的検証を含む適合証明書付きで出荷。ISO 9001:2015認証の品質管理の下、完全なSEMI標準トレーサビリティで運営。