先端パッケージング
More than Moore — 2.5Dインターポーザー、3Dダイスタッキング、FOWLP、TSV基板。
概要
先端パッケージングは、半導体産業がムーアの法則を超えて進化するための重要な道筋です。GINECHIPは、2.5Dシリコンインターポーザー、3D-ICスタッキング、ファンアウト・ウェーハレベル・パッケージング（FOWLP）、TSV技術に至るまで、包括的な先端パッケージング基板とプロセスサービスを提供し、チップレベルからシステムレベルまでのヘテロジニアス統合をサポートします。
業界トップクラスの品質と精度を提供します。すべてのプロセスはISOクラス5のクリーンルーム環境で行われ、最高水準の信頼性と歩留まりを確保します。
パッケージング技術
2.5Dシリコンインターポーザー
TSVベースのシリコンインターポーザーは、単一のキャリア上で複数のダイ間に高密度信号を配線し、HBMメモリスタックやマルチダイSoCに必要な広I/O接続を実現します。
3Dダイスタッキング・ハイブリッドボンディング
熱圧着またはCu-Cuハイブリッドボンディングを用いた垂直方向のダイ・トゥ・ダイおよびウェーハ・トゥ・ウェーハ積層により、HBM、イメージセンサー、ロジック・オン・ロジック3D-ICアーキテクチャに最短のインターコネクトを実現します。
ファンアウト・ウェーハレベル・パッケージング（FOWLP）
既知良品ダイをモールドウェーハに再構成し、ファインピッチCu RDLで再配線することで、基板を排除した薄型・低コストかつ優れた電気性能のパッケージを実現します。
ファンアウト・システム・イン・パッケージ（SiP）
超微細1μm RDL、集積受動部品、Cu EMIシールドを組み合わせ、複数のダイを単一のファンアウトモジュールに統合し、RFフロントエンドやコンパクトなSiPアプリケーションに対応します。
フリップチップBGA（FC-BGA）
フリップチップダイはマイクロビア相互接続とmSAPファインライン配線を備えたラミネート基板に直接実装され、CPU、GPU、ネットワーキングASICの主力パッケージングプラットフォームとなっています。
ガラスインターポーザー（TGV）
超平坦・低損失ガラス基板上のガラス貫通ビアは、調整可能なCTEとシリコンを上回るRF性能を提供し、高周波RDLや大型パネルファンアウトインターポーザーに最適です。
利用可能なプロセスサービス
標準10μmから超微細0.4μmのライン/スペースまで対応するファインピッチ再配線層配線とアンダーバンプメタライゼーションでウェーハレベル相互接続を実現します。
シリコン貫通ビアおよびガラス貫通ビアの穴あけ、ライナー成膜、Cu充填により、2.5D/3Dパッケージの高密度垂直相互接続を実現します。
精密バックグラインドと応力緩和研磨により、TSV露出および3D積層向けに最終厚さ50μm以下を実現します。
3D-IC積層向けの熱圧着接合およびCu-Cuハイブリッドボンディングサービスをサブミクロンの位置合わせ精度で提供します。
FOWLPおよびファンアウトSiP向けのダイ配置、エポキシモールドコンパウンドによるオーバーモールド、再構成ウェーハ/パネル処理を提供します。
AOI、X線、C-SAM、断面分析により、RDLの健全性、ビア充填品質、パッケージレベルの信頼性を検証します。
主な応用分野
2.5DシリコンインターポーザーはロジックダイとHBMメモリスタックを接続し、AIトレーニングと推論チップに必要な高密度インターコネクト帯域幅を実現します。
TSVインターポーザーとCu-Cuハイブリッドボンディングにより、HBM3およびHBM3Eメモリキューブに必要な広I/Oインターフェースで複数のDRAMダイを積層します。
FOWLPとファンアウトSiPにより、スマートフォンやウェアラブル向けアプリケーションプロセッサとRFモジュールのパッケージ面積と高さを縮小します。
ファインピッチRDLと集積受動部品、Cu EMIシールドにより、フィルタ、スイッチ、パワーアンプをコンパクトなRFフロントエンドモジュールに集積します。
信頼性の高いフリップチップBGAとファンアウトパッケージングは、ADAS、パワーモジュール、産業用制御機器における広範な温度範囲と振動に対応します。
高密度2.5Dパッケージングにより、スイッチASICを光エンジンおよびSerDesチップレットと接続し、次世代ネットワーキングチップを実現します。
RDL設計ルール
| パラメータ | 標準RDL（≤ 10μm L/S） | ファインラインRDL（≤ 5μm L/S） | 超ファインRDL（≤ 2μm L/S） |
|---|---|---|---|
| Minimum L/S | 5/5μm | 2/2μm | 0.4/0.4μm |
| Cu Thickness | 5–8μm | 3–5μm | 1–3μm |
| Via Diameter | 20–30μm | 10–15μm | 5–10μm |
| Dielectric | Polyimide (PID) | Polyimide or BCB | SiO₂ (CVD) |
| Dielectric Constant (k) | 3.0–3.5 | 2.6–3.0 | 3.9 (SiO₂) |
| Number of Layers | 1–3 | 2–5 | 2–8 |
| Cu Deposition Method | Semi-additive (SAP) | SAP or Damascene | Cu Damascene |
| Planarization | None or CMP | CMP | CMP (per layer) |
基板選定
先端パッケージングにおいて、基板選定はパッケージ全体の性能を左右する重要な要素です。当社のエンジニアリングチームは、お客様のパッケージングアーキテクチャ、熱設計、電気性能要件に基づき、最適な基板材料と仕様の組み合わせをご提案します。
品質と計測
すべてのRDLおよびTSVプロセスは、完全なインラインメトロロジーを備えたISOクラス5クリーンルームで実施され、ISO 9001:2015品質システムに裏付けられています。