CoWoS — 基板上晶圓上晶片
專為 AI GPU 打造的業界標準 2.5D 封裝平台，將邏輯晶片與 HBM 整合於矽中介層上，透過高密度互連實現極致運算效能。
概述
CoWoS（Chip-on-Wafer-on-Substrate，基板上晶圓上晶片）是 TSMC 的旗艦級 2.5D 先進封裝技術，已成為 AI 與 HPC 處理器的事實標準。它採用大型矽中介層（最大可達 3 倍光罩尺寸）作為邏輯晶粒（GPU/CPU）與高頻寬記憶體（HBM）堆疊之間的互連架構。中介層提供遠超有機基板所能實現的密集、細間距佈線，滿足現代 AI 加速器所需的海量資料吞吐量。
在 AI 晶片需求持續高漲的推動下，TSMC 的 CoWoS 產能需求預計將從 2026 年的 138 萬片晶圓激增至 2027 年的 268 萬片晶圓。這股爆發性成長為整個供應鏈帶來龐大商機，涵蓋矽中介層晶圓、TSV 製程與 RDL 金屬化材料——而這些正是 GINECHIP 為產業生態提供關鍵支援的領域。
關鍵技術特性
矽中介層技術
被動式矽中介層（300mm、約 100μm 厚）提供邏輯與記憶體之間的高密度佈線層。中介層具備用於垂直連接至封裝基板的矽穿孔（TSV），以及用於水平晶粒對晶粒佈線的多層 RDL。
TSV（矽穿孔）
直徑小至 10μm、深寬比達 10:1 的 TSV，提供貫穿矽中介層的垂直電性通道。TSV 中間製程（via-middle）在前段製程（FEOL）之後、後段金屬化（BEOL）之前整合導通孔，在效能與製造成本之間取得平衡。
細間距 RDL（重分佈層）
線寬/線距為 0.4/0.4μm 的多層銅 RDL 可實現密集的晶粒對晶粒互連。銅鑲嵌製程確保連接 GPU 與 HBM 晶粒之間數百條訊號所需的細間距佈線具備高良率與高可靠性。
C4 與 μ-Bump 金屬化
中介層底部的可控塌陷晶片連接（C4）凸塊與頂部的微凸塊（μ-bump）分別將中介層連接至封裝基板以及邏輯/記憶體晶粒。GINECHIP 為這些關鍵互連提供 UBM 材料與晶圓凸塊製程服務。
GINECHIP 解決方案
厚度薄至 100μm、表面超平坦（TTV <1μm）且電阻率精準可控的 300mm 矽晶圓，適用於 CoWoS 中介層製造。
完整的 TSV 製程支援，包括深矽蝕刻（Bosch 製程）、側壁鈍化、阻障層/種子層沉積，以及針對直徑小至 10μm 導通孔的銅電鍍。
針對線寬/線距低至 0.4/0.4μm 的細間距 RDL 提供銅鑲嵌製程，並包含 CMP 平坦化，以確保後續層堆疊所需的平坦度。
針對 C4 與 μ-bump 製造的凸塊下金屬化（UBM）與凸塊製程服務，涵蓋 Ti/Cu、Ti/Ni/Au 及 ENIG 表面處理。
目標應用
CoWoS 是 NVIDIA H100/H200/B200 GPU、AMD MI300X 加速器、Intel Gaudi AI 處理器，以及 Google（TPU）、Amazon（Trainium）與 Microsoft 客製化 ASIC 的主要封裝平台。該技術亦支援需要高頻寬記憶體整合的 HPC CPU、網路交換器 ASIC 及 FPGA 加速器。