重佈線層 (RDL)
使用半加成製程（SAP）與聚合物介電質的單層及多層Cu重佈線層處理——實現扇出型晶圓級封裝、2.5D中介層與小晶片整合的精細間距佈線。
服務概述
重佈線層（RDL）是現代先進封裝的互連骨幹——將積體電路晶粒的密集I/O間距扇出至封裝基板或印刷電路板的較粗間距。在扇出型晶圓級封裝（FOWLP）中，RDL實現從晶粒焊墊（通常為40–100μm間距）到BGA焊球（300–500μm間距）的電氣連接，容納超出晶粒佔位面積的扇出區域。在2.5D中介層和小晶片架構中，RDL提供共享基板上多個晶粒之間的橫向佈線。
GINECHIP 的 RDL 服務提供完整的、可投產的重佈線層製造，使用半加成製程（SAP），採用 Cu 金屬化和光敏聚合物介電質（聚酰亞胺、BCB 或 PBO）。我們支援單層和多層 RDL 堆疊（最多 5 層金屬層）、線寬/間距解析度低至 2/2μm、聚合物介電質通孔尺寸從 5μm 到 > 50μm、UBM 焊墊開口和金屬化，以及完整的計量驗證，包括菊鏈電阻追蹤和層間對準量測。
RDL 製程模組
銅 RDL — 半加成製程（SAP）
使用半加成製程的精細間距Cu重佈線層金屬化。在聚合物介電質上濺鍍薄Cu種子層，以目標RDL線路設計圖案化厚光阻模具，將Cu電鍍到模具中達到目標厚度，去除光阻，並回蝕Cu種子層，在聚合物表面留下隔離的Cu RDL線路。此製程實現了比減法蝕刻更精細的線寬/間距，是先進RDL的行業標準方法。
聚合物介電質 — PI、BCB、PBO
三種聚合物介電質平台可用於RDL層間和鈍化應用。光敏聚酰亞胺（PI, HD-8820）——正型、高解析度（2–3μm L/S）、優異的熱穩定性。苯并環丁烯（BCB, Cyclotene 3022系列）——負型、超低吸濕性（< 0.2%）、低介電常數（εr ≈ 2.65）和優異的平坦化。聚苯并噁唑（PBO）——正型、低固化溫度（200–250°C）、低應力，以及對Cu鑲嵌式RDL流程的良好附著力。
多層 RDL 堆疊
由聚合物介電質隔離的多個Cu RDL層的順序堆疊，實現複雜的信號佈線、電源/接地平面整合以及扇出型晶圓級封裝中的精細間距I/O重分佈。每層包括：聚合物塗覆和圖案化（通孔定義）→ Cu種子層濺鍍 → 光阻模具 → Cu電鍍 → 去光阻 → 種子層蝕刻 → 下一聚合物層。多層RDL堆疊支援最多5層金屬層，累積介電質厚度為15–75μm。
UBM 焊墊與通孔終端
凸塊下金屬化（UBM）焊墊開口和通孔終端，定義最終RDL Cu層與焊料凸塊或Cu柱互連之間的界面。UBM開口定義在頂部聚合物鈍化層中（通常厚度為5–10μm），暴露下方的Cu RDL焊墊。UBM金屬化堆疊（Ti/Cu、TiW/Cu或化學鍍Ni/Au）沉積在暴露的Cu焊墊上，以提供焊料潤濕、擴散阻擋和附著力。焊墊尺寸從20μm到 > 300μm，取決於凸塊間距。
製程流程
聚合物塗佈與固化
旋塗聚合物介電質（PI、BCB或PBO）。施加附著促進劑。軟烘烤和最終固化。典型厚度：每層3–10μm。較厚薄膜（10–25μm）可能需要多次塗佈。
通孔光刻
在聚合物介電質中光刻圖案化通孔。光敏聚合物：UV曝光+水性顯影。通孔尺寸5μm至>50μm。顯影後烘烤。O₂電漿除殘膠。
Cu 種子層濺鍍
磁控濺鍍Cu種子層（100–300nm）。先沉積附著層（Ti/TiW，10–30nm）。晶圓傾斜/旋轉以覆蓋通孔側壁。片電阻0.3–1.0 Ω/sq。
光阻模具圖案化
在Cu種子層上塗佈厚正型光阻（3–12μm）。光刻RDL走線模具圖案化。CD量測。除殘膠以清潔溝槽底部。
Cu 電鍍
直流Cu電鍍，10–30 mA/cm²，鍍入光阻模具。目標厚度2–10μm。晶圓均勻性±5%。槽液監測添加劑濃度。
去光阻與種子層蝕刻
光阻去除（溶劑或O₂電漿）。Cu種子層濕蝕刻（H₂SO₄/H₂O₂或HNO₃）。附著層蝕刻。過蝕刻控制<0.5μm/側底切。蝕刻後清洗。
品質規格
| 參數 | 目標規格 | 量測方法 |
|---|---|---|
| RDL 線寬/間距解析度 | 2/2μm（單層） | SEM 俯視、CD-SEM |
| Cu 厚度（RDL 線路內） | 目標 ±5% (1σ) | 輪廓儀 / 截面 SEM |
| 通孔鏈電阻 | < 1 Ω / 1,000 通孔 | 菊鏈四點電阻量測 |
| 層間對準 | < 2μm（層間疊對） | 游標 / 盒中盒結構 |
| Cu 線路底切（種子層蝕刻） | < 0.5μm / 側 | SEM 截面 |
| 聚合物厚度均勻性 | ±5% 晶圓內 (1σ) | 光譜反射法 |
| 通孔開口 CD | 目標 ±2μm | 光學顯微鏡 / SEM |
| 介電擊穿電壓 | > 100V（5μm PI） | DC 斜坡電壓，相鄰 RDL 線路 |
規格適用於200mm矽或玻璃基板上的單層和多層Cu RDL。線寬/間距解析度取決於聚合物類型和厚度。可提供客製化目標規格。
半加成製程（SAP）基礎原理
半加成製程與傳統PCB和晶圓級金屬化所使用的減法（回蝕）方法有根本上的不同。在減法製程中，先沉積全面金屬薄膜，再用光阻圖案化後進行蝕刻——由於等向性蝕刻，這不可避免地產生梯形線路截面，將可實現的線寬/間距解析度限制在約金屬厚度的範圍內，並引入蝕刻相關的線寬損失。
在SAP中，順序是相反的：先沉積薄Cu種子層，光阻模具定義Cu應在的位置，Cu被電鍍到模具中（而不是被蝕刻掉），去除光阻後，僅蝕刻薄種子層——將蝕刻引起的CD損失降至最低。由於電鍍Cu以近乎垂直的側壁填充光阻模具，SAP產生的RDL線路具有矩形截面、給定寬度下較低的線路電阻，以及主要受光刻而非蝕刻等向性限制的線寬/間距解析度。這就是為什麼SAP是先進封裝中精細間距RDL的標準製程。
多層 RDL 整合
多層RDL堆疊實現了單層無法實現的複雜佈線架構——電源/接地平面分佈（專用層）、高I/O數晶粒的信號引出佈線、高速信號的受控阻抗差分對，以及整合被動元件（螺旋電感、金屬層之間的MIM電容）。
每個額外的RDL層涉及：在前一層Cu上塗覆聚合物介電質 → 通孔光刻以打開與下層Cu的連接 → Cu種子層濺鍍（在高深寬比通孔中具有足夠的側壁覆蓋） → 用於下一個RDL圖案的光阻模具 → Cu電鍍 → 去光阻和種子層蝕刻。層間對準預算（< 2μm）通過每層光刻步驟中納入的光學對準標記來維持，這些標記參考第一層定義的全局對準目標。通孔電阻（< 10 mΩ/通孔）和菊鏈連續性（1,000通孔鏈上 > 99.9%良率）在每層構建時進行驗證。
主要應用
扇出型晶圓級封裝（FOWLP）
RDL技術的主要應用。晶粒嵌入模塑化合物中，RDL層在重構晶圓上構建，將信號從精細間距的晶粒焊墊（40–100μm）佈線到粗間距的BGA焊球（300–500μm）。移動和物聯網應用通常使用1–3層RDL；高密度網絡和AI加速器使用3–5層。支援系統級封裝（SiP）整合的多晶粒扇出（chip-first或chip-last）。
扇入型晶圓級封裝（FIWLP）
單層RDL將周邊晶粒焊墊重新分佈到晶粒佔位面積內的焊料凸塊區域陣列——無模塑化合物，無扇出區域。用於低I/O數元件（記憶體、感測器、電源管理IC），其中晶粒尺寸可容納所需的凸塊數量。比FOWLP更簡單、更薄、成本更低。典型RDL：1層，5/5μm L/S，PI或BCB介電質。
2.5D 中介層
在矽、玻璃或有機中介層基板上的RDL提供橫向佈線，連接並排安裝的多個晶粒（邏輯 + HBM、小晶片等）。2–4層金屬層，2/2μm至5/5μm L/S佈線密度。具有聚合物介電質的Cu RDL支援高速信號傳輸（每通道28–112 Gbps），具備受控阻抗差分對佈線。穿過中介層的TSV提供與下方封裝基板的垂直連接。
小晶片整合
RDL在小晶片架構中作為晶粒間互連結構，其中多個小型晶粒（計算、記憶體、I/O、類比）整合在共享的中介層或扇出基板上。超精細間距RDL（2/2μm L/S）實現小晶片之間的高密度、低延遲連接，凸塊間距低至20–40μm。多層RDL支援異質小晶片拓撲所需的複雜佈線。
介電材料選擇
聚合物介電質的選擇對RDL的電氣性能、機械可靠性和製程複雜性有著深遠的影響。聚酰亞胺（PI）提供最高的熱穩定性（Tg > 350°C）和最寬的製程窗口，使其成為大多數應用的預設選擇。BCB（苯并環丁烯，Cyclotene 3022系列）提供最低的介電常數（εr ≈ 2.65，而PI為3.3）和最低的吸濕性（< 0.2%），降低了RDL電容和濕氣引起的可靠性風險——對高速RF和毫米波應用至關重要。PBO（聚苯并噁唑）提供最低的固化溫度（200–250°C）和最低的殘餘應力，是熱敏基板和超薄封裝的首選。
我們的工程師協助根據您的應用需求選擇最佳介電質：工作溫度範圍、頻率、濕度敏感性要求、熱預算限制和目標線寬/間距解析度。混合介電質堆疊（例如，下層使用PI，上層使用BCB）可實現最佳化的電氣和機械性能。
種子層蝕刻與線路完整性
在Cu電鍍和去光阻之後，連續的Cu種子層會將所有RDL線路短路，必須將其移除。種子層蝕刻是關鍵步驟——蝕刻不足會留下Cu殘留物，導致相鄰線路之間電氣短路；過度蝕刻會導致線路底切，增加線路電阻並減少截面積。我們基於H₂SO₄/H₂O₂的Cu種子層蝕刻（或使用稀HNO₃以獲得更精細的控制）定時以實現最小過蝕刻，同時確保密集線路陣列之間的種子層完全去除。蝕刻不足驗證通過叉指梳狀結構上的電氣隔離測試進行（相鄰線路之間在5V下漏電流 < 1 nA）。過蝕刻（線路底切）通過犧牲測試結構上的SEM截面監測，目標為每側 < 0.5μm底切。