CMP 鍵合晶圓
CMP 拋光矽晶圓，具備低於 0.2nm RMS 的表面粗糙度，適用於混合鍵合、熔融鍵合與 DBI。提供 Cu/SiO₂、SiO₂/SiO₂ 及直接鍵合互連等級，用於 3D IC、HBM4 與 CIS 堆疊。
概述
CMP（化學機械拋光）鍵合晶圓是混合鍵合、熔融鍵合與直接鍵合互連（DBI）技術的基礎基板 — 這些技術是 3D IC 堆疊、HBM4 記憶體與先進 CMOS 影像感測器的關鍵推動者。這些晶圓經過精密 CMP 處理，達到低於 0.2nm RMS 的表面粗糙度、1–5nm 範圍內的 Cu 焊墊凹陷控制，以及低於 1μm 的總厚度變化 — 這些規格對於實現無空洞、高良率的晶圓對晶圓鍵合至關重要。
GINECHIP 供應 Cu/SiO₂ 混合鍵合、SiO₂/SiO₂ 熔融鍵合與 DBI 相容等級的 CMP 鍵合晶圓。我們的晶圓提供 100mm 至 300mm 的直徑，CMP 製程可依您的特定焊墊佈局、圖形密度與鍵合需求調整。每一片晶圓都經過完整的計量檢測，包括 AFM 表面粗糙度、Cu 碟形凹陷輪廓量測、TXRF 金屬汙染分析與表面能量量測。
鍵合類型
Cu/SiO₂ Hybrid Bonding
最高密度在 SiO₂ 介電基質中具有凹陷 Cu 焊墊（凹陷 1–5nm）的 CMP 拋光晶圓。在室溫混合鍵合過程中，SiO₂ 表面先透過凡得瓦力鍵合，接著 Cu 焊墊在退火（200–400°C）時膨脹，形成氣密且導電的鍵合。這可實現低至 1μm 的互連間距 — 為所有鍵合技術中密度最高者。對於 3D IC 堆疊、背照式 CMOS 影像感測器與 HBM3E/HBM4 記憶體堆疊至關重要。
Fusion Bonding (SiO₂/SiO₂)
氣密封裝超平滑（< 0.2nm RMS）的 SiO₂ 表面在室溫下鍵合，隨後退火（300–1,100°C）形成共價 Si-O-Si 鍵。無中間層 — 鍵合界面與塊狀 SiO₂ 無法區分。提供氣密密封與近乎零的熱阻。用於 SOI 晶圓製造、MEMS 晶圓級封裝與矽光子整合。
Direct Bond Interconnect (DBI)
混合鍵合一種專有的混合鍵合技術（由 Adeia/Xperi 開發的 DBI），其中經 CMP 平坦化的 Cu 與介電表面在室溫下鍵合，然後退火。關鍵差異在於凹陷 Cu 焊墊設計，可防止 Cu 氧化並實現全晶圓的高良率、無空洞鍵合。DBI 是 3D 堆疊 CMOS 影像感測器與新興 HBM4 記憶體堆疊的事實標準。
技術規格
| 參數 | 規格 |
|---|---|
| 材料 | Single-crystal silicon (CZ, FZ), SOI, thermal oxide, nitride-coated |
| 直徑 | 100mm (4″), 150mm (6″), 200mm (8″), 300mm (12″) |
| 厚度 | 200μm – 775μm (standard), 50μm – 100μm (ultra-thin) |
| 表面粗糙度（AFM RMS） | < 0.2nm (1×1μm scan), < 0.15nm (advanced CMP) |
| TTV（CMP 後） | ≤ 1μm (200mm), ≤ 2μm (300mm) |
| Cu 碟形凹陷 | < 30nm (standard), < 15nm (advanced) |
| 介電層侵蝕 | < 25nm (standard), < 10nm (advanced) |
| 彎曲度 / 翹曲度 | ≤ 20μm Bow, ≤ 25μm Warp (200mm post-CMP) |
| 微粒 @ 0.2μm | ≤ 10 particles (post-CMP clean) |
| 表面能量 | > 45 mN/m (hydrophilic activation), > 30 mN/m (hydrophobic) |
| 金屬汙染 | Fe, Cu, Ni, Cr < 5×10¹⁰ atoms/cm² (TXRF) |
| CMP 製程 | Cu CMP, oxide CMP, W CMP, Si CMP, STI CMP, ILD CMP |
| CMP 後清洗 | Brush scrub, megasonic, cryogenic aerosol, or chemical clean |
| 邊緣排除區 | 2mm (standard), 1mm (advanced), edge-bead removal available |
| 封裝 | Class 10 cleanroom vacuum-sealed single-wafer shipper with purge gas |
應用領域
使用 CMP 拋光的 Cu/SiO₂ 晶圓進行混合鍵合，可實現邏輯對邏輯、記憶體對邏輯與感測器對邏輯的正面對正面及正面對背面 3D 堆疊。混合鍵合可達到的次 1μm 互連間距，比 μ-bump 互連密度高 1,000 倍，讓堆疊晶粒之間實現前所未有的頻寬密度（> 10 TB/s/mm²）。
新一代 HBM4 記憶體堆疊從 μ-bump 轉向混合鍵合互連，將凸塊間距從 55μm 縮小至 < 10μm。具有次 0.2nm RMS 表面粗糙度與受控 Cu 凹陷的 CMP 鍵合晶圓，是達成 16-Hi HBM4 堆疊所需 > 99.9% 互連良率的關鍵。
混合鍵合可將堆疊式 CMOS 影像感測器中的光電二極體層與讀出電路層分離。經 CMP 鍵合的晶圓對在兩層之間提供數千個像素級互連，且鍵合界面兼具光學透明性與導電性。這是智慧型手機相機的主流 CIS 架構。
將 CMP 拋光的矽晶圓熔融鍵合至已氧化的承載晶圓，接著進行 Smart Cut 製程（離子佈植 + 熱剝離），可生產元件層厚度從 50nm 到 1.5μm 的 SOI 晶圓。供體與承載晶圓的 CMP 表面品質直接決定 SOI 埋入氧化層的界面品質。
透過直接鍵合將 III-V 材料（InP、GaAs）異質整合至矽光子電路，需要具備次奈米粗糙度的 CMP 平坦化表面。鍵合界面必須具備光學透明性與機械強度，以支援雷射整合、調製器製作與光偵測器耦合。
將 CMP 拋光的蓋帽晶圓以熔融與陽極鍵合方式接合至 MEMS 元件晶圓，可為慣性感測器、壓力感測器與 RF MEMS 開關提供氣密、真空密封的封裝。CMP 表面處理確保整片晶圓無空洞鍵合，這對氣密封裝 MEMS 元件的長期可靠性至關重要。
品質與計量
AFM 表面粗糙度
在 1×1μm、10×10μm 與 50×50μm 掃描範圍內進行原子力顯微鏡量測。熔融鍵合的表面粗糙度 Ra < 0.2nm（1×1μm），進階混合鍵合則為 Ra < 0.15nm（1×1μm）。透過跨越焊墊／介電層邊界的 AFM 線掃描驗證 Cu 焊墊凹陷（1–5nm）。
Cu 碟形凹陷與侵蝕輪廓量測
以觸針式或光學輪廓儀量測不同圖形密度（10%–90%）的 Cu 焊墊陣列。Cu 碟形凹陷 < 30nm，介電層侵蝕 < 25nm。提供與圖形相關的凹陷分佈圖，用於預測鍵合良率。
TXRF 金屬汙染
用於表面金屬汙染的全反射 X 射線螢光光譜分析。Fe、Cu、Ni、Cr < 5×10¹⁰ atoms/cm²。對於防止金屬引起的接面漏電與閘極氧化層完整性劣化至關重要。
接觸角 / 表面能量
使用 DI 水與二碘甲烷的座滴接觸角量測。親水活化後表面能量 > 45 mN/m。確保整片晶圓的鍵合起始與傳播一致。
雷射表面顆粒掃描
依 SEMI M53 進行 0.2μm 靈敏度的顆粒檢測。標準規格：≤ 10 顆顆粒。混合鍵合需更嚴格的規格（≤ 5 @ 0.16μm），因為單一顆粒即可能造成毫米級空洞。
TTV / 彎曲 / 翹曲干涉量測
CMP 後的全晶圓形貌。TTV ≤ 1μm（200mm），Bow ≤ 20μm。對於達成均勻的鍵合波傳播及避免邊緣未鍵合區域至關重要。
X 射線光電子能譜（XPS）
用於偵測 CMP 殘留物（研磨液顆粒、有機抑制劑、腐蝕抑制劑）的表面化學分析。在鍵合前確認表面清潔度與化學狀態（例如 Cu 氧化態）。
C-SAM 鍵合界面檢測
用於鍵合後空洞偵測的 C 模式掃描聲學顯微鏡。可偵測解析度 < 5μm 的空洞。提供全晶圓空洞分佈圖以評估鍵合品質。鍵合面積覆蓋率規格 > 99.9%。