台積電CoPoS — 310×310mm方形矽晶圓
第一代台積電CoPoS 310mm×310mm方形矽面板，用於面板級先進封裝。以玻璃核心三明治結構取代CoWoS圓形中介層，較Ø300mm晶圓增加36%可用面積。NVIDIA Rubin GPU + HBM4，13–15 TB/s頻寬。商業化目標：2028年。
台積電CoPoS — 從圓到方的革命
2026年6月，台積電正式將 310mm × 310mm 確立為其 CoPoS（Chip-on-Panel-on-Substrate，面板上晶片）先進封裝平台的第一代標準——這是 CoWoS 的面板級後繼架構。此決定標誌著半導體產業從圓形矽晶圓轉向方形面板基板的決定性轉折，其影響之深遠，堪比二十年前從200mm轉向300mm晶圓的變革。
CoPoS 以方形面板取代 CoWoS 的圓形矽中介層，提供約多36%的可用面積（96,100 mm²，對比 Ø300mm 的約70,700 mm²），消除了圓形基板固有的弦切邊緣浪費，並實現圓形晶圓上不可能的矩形晶粒排版。310mm 這個尺寸是刻意選定為與現有300mm設備相容的最大尺寸，僅需微幅調整——這是一項策略性折衷，避免了全面改變外形尺寸所需的高達數十億美元的設備重置成本 [$TRAE_REF](https://www.eet-china.com/mp/a504760.html)。
台積電已確認 NVIDIA 將成為 CoPoS 的首發客戶。單一310×310mm面板可容納4顆NVIDIA Rubin級GPU晶粒以及HBM4/HBM4E堆疊，提供13–15 TB/s的理論峰值記憶體頻寬——約為現行CoWoS-L封裝的3倍吞吐量 [$TRAE_REF](https://www.eet-china.com/mp/a504760.html)。
為何是310×310mm？設備相容性的最佳平衡點
台積電評估了多種面板尺寸——310×310mm、510×515mm 與 600×600mm——最終選擇最小的尺寸作為標準。理由很務實：每一台現有的300mm晶圓設備（微影步進機、CMP拋光機、PVD/CVD腔體、量測站）皆可透過軟體重新配置與輕微的夾具修改來適應310×310mm面板。更大的尺寸則需要全新的設備生態系統，並經歷長達十年的驗證週期 [$TRAE_REF](https://www.trendforce.com/news/2026/05/19/news-equipment-maker-schmid-flags-tsmc-panel-level-packaging-push-310x310mm-progress-glass-integration-under-review/)。
310×310
台積電 CoPoS 第一代 — 相容於300mm設備。4顆NVIDIA GPU + HBM4。目標：2028年量產。以最小的設備重置換取最大投資回報。
510×515
台積電 CoPoS 第二代 — 需要全新設備。9個光罩場、36組HBM4E堆疊、約30 TB/s。目標：2028年展示 → 2030年後量產。
600×600
產業展望 — Samsung、Intel、SCHMID 正在探索。採玻璃核心優先路線。目標：2030年後，用於超大規模AI訓練叢集。
CoPoS架構 — 含玻璃核心的三層三明治結構
台積電的 CoPoS 採用三層三明治結構，與 CoWoS 中的有機基板 + 矽中介層堆疊有本質上的不同。其決定性創新在於以高平坦度玻璃核心取代矽中介層，並具備穿透玻璃通孔（TGV）以實現垂直互連與散熱管理 [$TRAE_REF](https://www.eet-china.com/mp/a504760.html)。
味之素增層膜（ABF）樹脂層。晶片（GPU、HBM堆疊）透過微凸塊以覆晶方式直接接合於此表面。提供機械順應性與電氣隔離。
多層銅鑲嵌互連，將晶片I/O扇出至整個310×310mm面板區域。線寬/線距可達1/1μm（未來：0.5/0.5μm）。
高平坦度玻璃基板（400–800μm），具備穿透玻璃通孔（TGV）以實現垂直互連。與矽的CTE失配近乎為零。相較於有機基板具有更優異的導熱性。取代傳統矽中介層。
背面採用對稱ABF增層以平衡翹曲。提供至系統板（BGA/LGA焊墊陣列）的第二層級互連。
技術規格 — 310×310mm方形基板
| 參數 | 規格 |
|---|---|
| 格式 | 310mm × 310mm square panel (first-generation CoPoS standard) |
| 材料 | Single-crystal silicon (monocrystalline), CZ-grown 18″-equivalent ingot |
| 對角線 | ~438mm (≈ 17.2″); requires 18″ crystal pulling capability |
| 厚度 | Substrate dependent: Si interposer 100–200μm; glass core 400–800μm |
| 表面處理 | CMP-polished (SSP/DSP); Ra < 0.5nm RMS — epi-ready optional |
| TTV | ≤ 2μm across full 310mm square (tight spec for panel-level lithography) |
| 翹曲 / 變形 | ≤ 75μm total after Si₃N₄ stress compensation (TSMC low-gradient bonding process) |
| CMP均勻性 | ±3% within-panel via 128-zone dynamic pressure control (TSMC proprietary) |
| 邊緣處理 | Ground & chamfered 4-edge profile; compatible with panel-handling EFEM |
| 晶體取向 | 〈100〉 standard; 〈111〉 on request; off-cut ±0.5° available |
| 摻雜類型 | P-type (Boron) / N-type (Phosphorus, Arsenic) / Intrinsic (FZ) |
| 電阻率 | 0.001 – 10,000 Ω·cm (application-dependent) |
| 封裝 | Class 100 cleanroom vacuum-sealed cassette or single-panel shippers |
| 合規標準 | SEMI M1–M13, ISO 9001:2015, RoHS, REACH |
關鍵技術挑戰與台積電的解決方案
310mm面板的CMP均勻性
關鍵問題：從 Ø300mm 圓形放大至 310×310mm 方形，會使研磨液流動均勻性從 ±2% 劣化至 ±15%，造成銅互連厚度變異 >50nm。
台積電解決方案： 多區動態壓力控制系統，配備128個獨立壓力致動器，可即時補償基板形貌。達成±3%的面板內CMP均勻性——接近圓形晶圓水準 [$TRAE_REF](https://www.eet-china.com/mp/a504760.html)。
熱壓接合過程中的翹曲
關鍵問題：310mm玻璃核心與矽中介層之間的熱膨脹差異，在標準15°C/min熱壓接合過程中會產生高達500μm的翹曲。
台積電解決方案： 低溫梯度接合——升溫速率降至5°C/min，並額外加入Si₃N₄應力補償層。總翹曲壓縮至≤75μm。良率從32%（2024年）提升至68%（2026年）[$TRAE_REF](https://www.eet-china.com/mp/a504760.html)。
從晶棒到310×310面板 — 晶圓製程
供應鏈 — CoPoS的方形晶圓供應商
截至2026年中，已有三家主要矽晶圓製造商公開確認向台積電交付310×310mm方形基板，用於CoPoS驗證 [$TRAE_REF](https://www.eet-china.com/mp/a504760.html)：
環球晶圓（GlobalWafers）
新竹，台灣
全球第三大矽晶圓製造商。已確認310×310mm方形單晶矽晶圓進入小量驗證（2026年5月股東會）。正建置無塵室，以配合2026年第四季的量產擴產。董事長徐秀蘭表示：「第一階段產能約每月數千片；已預留無塵室空間，待需求實現時進行模組化擴充。」
一線供應商上海超硅（Shanghai ChaoSilicon）
上海，中國
於2026年5月宣布已向主要客戶量產交付方形矽晶圓，用於AI HPC晶片的CoPoS封裝。為首家公開確認具備方形晶圓能力的中國矽晶圓供應商。於其具備300mm能力的上海晶圓廠生產。
合格供應商合晶科技（Hejing Technology）
桃園，台灣
已確認完成方形晶圓送樣給領先晶圓代工客戶，並稱「客戶端進展順利」（聯合報，2026年6月）。為台積電長期合作的磊晶晶圓供應商，具備既有製程相容性。
合格供應商時間軸 — 台積電CoPoS發展藍圖
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