矽磊晶圓
通過CVD生長精確摻雜磊晶層的矽晶圓 — 矽基板上的同質磊晶矽。自訂電阻率、厚度(0.5μm–200μm)和摻雜曲線，用於CMOS圖像感測器、功率MOSFET、IGBT和BiCMOS製程。300mm上的層厚均勻性±1%和摻雜均勻性±3%。
什麼是矽外延晶圓？
矽外延（epi）晶圓是一種工程化基板，其單晶矽層（即外延層）透過化學氣相沉積（CVD）成長於拋光矽基板晶圓之上。同質外延的關鍵特徵在於沉積薄膜會複製底層基板的晶體結構，從而在界面處實現原子級對準。與電阻率和摻雜在整片材料中均勻的塊狀晶圓不同，外延晶圓將主動元件區域（外延層）的電性與機械支撐基板解耦，實現了單靠塊狀矽無法達成的元件設計。
GINECHIP 提供具備客製化摻雜曲線的外延晶圓：均勻型（外延厚度內電阻率恆定）、梯度型（電阻率在兩個目標值之間過渡）、多層型（具有不同摻雜的多個外延子層），以及埋層結構（在基板／外延界面處形成重摻雜區域以供垂直電流收集）。厚度從 0.5μm（先進 CMOS 用超薄層）到 200μm（功率元件漂移區）皆可生產，採用常壓或減壓 CVD 反應器，並在 300mm 晶圓上達到嚴格的 ±1% 厚度均勻度與 ±3% 摻雜均勻度。
每個外延晶圓批次均通過 FTIR 厚度映射、汞探針或四點探針電阻率映射、用於深度解析載子濃度的 SRP（擴散電阻輪廓分析）、用於摻雜物種驗證的 SIMS，以及用於確認單晶外延品質的 XRD 搖擺曲線分析進行驗證。每批出貨均附完整 CoA，來自 ISO 9001:2015 認證的合作廠區。
外延晶圓橫截面結構
以 CVD 外延生長的元件級單晶矽。客製摻雜（As/P/B），電阻率 0.01–1000 Ω·cm。缺陷密度 < 0.5 疊差／cm²，並與基板達到原子級界面對準。
基板與外延層之間的突變或梯度摻雜過渡。過渡寬度由反應器吹掃週期與升溫速率控制。可視需要在該界面加入埋層（n⁺ 或 p⁺）。
拋光單晶矽基板，提供機械支撐，並在垂直元件中提供通往背面接點的低電阻電流路徑。基板摻雜可獨立於外延層選擇。
外延摻雜曲線選項
貫穿外延層的摻雜曲線是外延晶圓的主要設計參數，決定了在該層上製造之元件的電性。GINECHIP 提供四種摻雜曲線配置，以符合您的元件需求。
均勻摻雜
整個外延層厚度內電阻率恆定
CVD 沉積期間維持恆定的摻雜氣流可獲得均勻的電阻率。這是功率 MOSFET 漂移區、CMOS 影像感測器吸收層與類比 IC 外延層最廣泛需求的曲線。
梯度摻雜
電阻率在兩個目標值之間過渡
沉積期間將摻雜氣流逐步調升，以形成受控的電阻率梯度。用於 PIN 二極體以優化電場曲線，以及用於雙極性電晶體以建立可降低基極渡越時間的內建漂移電場。
多層
具有不同摻雜的兩個或更多個獨立外延子層
在各層之間改變摻雜氣體的順序沉積可實現複雜的垂直摻雜曲線。對於具有交替 n/p 柱的超接面 MOSFET 以及具有場截止與緩衝層的 IGBT 至關重要。
埋層
基板／外延界面處的重摻雜區域
在外延之前，透過高劑量佈植或擴散進入基板形成次集極埋層，隨後進行外延覆蓋生長。此低電阻埋層在 BiCMOS 與 RF HBT 製程中作為垂直 NPN 雙極性電晶體的集極接點。
CVD 外延製程化學
矽外延透過化學氣相沉積進行，其中含矽前驅氣體在晶圓表面熱分解，沉積出矽原子並依外延方式排列於基板晶格上。前驅物的選擇決定了沉積速率、溫度窗口與氯化學效應。
| 參數 | 矽烷（SiH₄） | 二氯矽烷（SiH₂Cl₂） | 三氯矽烷（SiHCl₃） |
|---|---|---|---|
| 沉積溫度 | 650–900°C | 1050–1150°C | 1100–1200°C |
| 壓力範圍 | 常壓或減壓（10–100 Torr） | 常壓或減壓（40–760 Torr） | 常壓（760 Torr） |
| 沉積速率 | 0.2–2 μm/min (lower T) | 0.5–3 μm/min（中等） | 1–5 μm/min（最高） |
| HCl 副產物 | 無 | 是（每沉積一個 Si 產生 2 個 HCl） | 是（每沉積一個 Si 產生 3 個 HCl） |
| 圖案偏移敏感度 | 高（無 Cl 蝕刻） | 中等（部分 Cl 蝕刻） | 低（Cl 蝕刻可補償） |
| 自摻雜抑制 | 有限（無 Cl 清除作用） | 良好（HCl 蝕刻表面摻雜物） | 優異（高 Cl 清除作用） |
| 摻雜物併入 | 高 As/P/B 併入效率 | 中等；由 Cl 化學控制 | 較低；Cl 競爭強烈 |
| 最適用於 | 低溫選擇性外延、薄層、SiGe | 通用型外延，100–200mm | 厚型功率元件外延，150–200mm |
應用與市場區隔
CMOS Image Sensors (CIS)
High-resistivity p/p⁺ epitaxial wafers for backside-illuminated (BSI) CMOS image sensors. Thick, low-defect epi layers provide the photon absorption region with long carrier diffusion lengths and low dark current for high quantum efficiency.
Power MOSFETs & IGBTs
Thick n-type epi layers (10–150μm) on heavily-doped n⁺ substrates form the voltage-blocking drift region in vertical power MOSFETs, IGBTs, and super-junction devices. Epi resistivity directly determines breakdown voltage rating (BV<sub>DSS</sub>).
BiCMOS & RF Bipolar
Buried-layer epitaxy for BiCMOS processes: n⁺ sub-collector buried layer followed by n-type epi for the collector region. Enables high-f<sub>T</sub> SiGe HBTs with f<sub>max</sub> exceeding 300 GHz for mmWave RF front-ends.
Discrete Diodes & Rectifiers
Epitaxial Si wafers for PIN diodes, Schottky rectifiers, Zener diodes, and TVS protection devices. Custom epi resistivity and thickness profiles optimize forward voltage, reverse recovery, and breakdown characteristics.
MEMS on Epi
Epitaxial silicon as the structural layer in MEMS inertial sensors and pressure transducers. Epi-poly deposition on sacrificial oxide enables thick, low-stress polysilicon structural layers for surface micromachined accelerometers and gyroscopes.
Analog & Mixed-Signal ICs
High-resistivity epitaxial layers on low-resistivity substrates for analog ICs. The low-resistance substrate provides a solid ground plane while the high-resistivity epi reduces substrate coupling and crosstalk between analog blocks.
Radiation Detectors
Ultra-high-resistivity (>1 kΩ·cm) thick epitaxial wafers for silicon radiation detectors and particle physics sensors. Full depletion at moderate bias voltages enables high charge collection efficiency for X-ray, gamma, and charged-particle detection.
Advanced Memory Devices
Epitaxial silicon for DRAM cell capacitors, 3D NAND channel material, and emerging memory technologies (RRAM, MRAM). Defect-free epi surfaces enable high-quality gate dielectric growth and low leakage.
技術規格
| 參數 | 可用範圍／數值 |
|---|---|
| Epi Layer Thickness | 0.5μm – 200μm (standard); ultra-thin 50nm on request |
| Thickness Uniformity | ±1% within-wafer (Std Dev on 300mm); ±2% on 200mm |
| Doping Species | Arsenic (n-type), Phosphorus (n-type), Boron (p-type) |
| Resistivity Range | 0.01 – 1000 Ω·cm (custom doping; ±3% uniformity on 300mm) |
| Doping Profile Types | Uniform, graded, multi-layer, buried layer (sub-collector) |
| Transition Width (sub/epi) | < 5% of epi layer thickness (abrupt interface control) |
| Substrate Wafer Diameters | 100mm (4″), 150mm (6″), 200mm (8″), 300mm (12″) |
| Substrate Orientations | 〈100〉, 〈111〉, 〈110〉; off-cut to ±0.5° on request |
| Substrate Resistivity | 0.001 – 10,000 Ω·cm (CZ or FZ; n-type or p-type) |
| Deposition Method | CVD epitaxy (SiH₄, SiHCl₃, SiH₂Cl₂); atmospheric or reduced pressure |
| Epi Defect Density | < 0.5 stacking faults/cm²; < 10 dislocations/cm² (Class 100 cleanroom) |
| Backside Treatment | Polished, etched, or polysilicon back-seal for autodoping suppression |
計量與品質保證
外延晶圓品質透過多技術表徵方案進行驗證，涵蓋厚度、摻雜、晶體品質與表面品質。每個批次出貨均附全面的分析證書。