小晶片與 2.5D 封裝
將大型 SoC 拆解為矽中介層上多個更小、經最佳化的晶粒 — 為次世代處理器實現異質整合、更高良率與更低成本。
概述
小晶片架構是半導體產業對摩爾定律微縮終結的回應。設計者不再打造必須落在單一光罩極限內的單體系統單晶片（SoC），而是將系統切割成更小的功能區塊（小晶片），每一個都以其最佳製程節點製造，再透過 2.5D 封裝將它們重新組裝到矽中介層上。此方法可實現更大的有效晶粒尺寸、邏輯／記憶體／I/O 的異質整合，並以多顆較小晶粒取代單一大型晶粒來提升良率。
2.5D 封裝提供使小晶片整合得以實現的實體互連結構。具備細間距 RDL（L/S 0.4/0.4μm）與 TSV 的矽中介層，作為小晶片之間的高密度橋接。UCIe（Universal Chiplet Interconnect Express）標準定義了晶粒對晶粒介面，其中 UCIe 2.0 支援每通道最高 40 Gbps。業界正迅速採用此方法 — AMD、Intel、Apple 與 NVIDIA 的最新產品皆採用小晶片設計。
關鍵技術特性
晶粒拆解
大型 SoC 被分割為運算晶粒、記憶體控制器、I/O 晶粒與專用加速器。每顆小晶片都以其最佳製程節點製造 — 運算採用領先節點、I/O 採用成熟節點，類比／RF 則採用特殊製程。
矽中介層佈線
矽中介層提供高密度的晶粒對晶粒佈線，多層 RDL 可在小晶片之間實現數千條並行連接。0.4/0.4μm 的細線寬／線距支援 UCIe 及其他晶粒對晶粒協定所需的頻寬密度。
UCIe 標準合規
UCIe 2.0 定義了標準與先進封裝選項，通道速率最高達 40 Gbps。實體層針對先進封裝規範了 25–55μm、標準封裝為 100–130μm 的凸塊間距，可實現廣泛的小晶片整合情境。
2.5D 組裝流程
組裝製程包含晶粒黏著（晶片上晶圓）、底部填充、包覆成型、C4 凸塊成形與切割。GINECHIP 支援關鍵的晶圓級製程，包括實現 2.5D 整合流程的 RDL 製造、TSV 製程與凸塊製程。
GINECHIP 解決方案
用於中介層製造的高電阻率矽晶圓，具備嚴格的 TTV（<1μm）、低翹曲與精確的電阻率控制，以達到最佳電氣性能。
多層銅 RDL 製造，L/S 最細達 0.4/0.4μm，包含介電層沉積、微影、電鍍銅與 CMP 平坦化。
μ-bump 與 C4 凸塊成形，用於小晶片對中介層及中介層對基板的連接，先進封裝的間距最細達 40μm。
用於 2.5D 組裝線製程開發與設備驗證的虛擬晶圓與機械測試晶圓，提供所有標準直徑。
目標應用
小晶片設計現已成為資料中心 CPU（AMD EPYC、Intel Xeon）、AI 加速器（NVIDIA B200、AMD MI300X）、客戶端處理器（Apple M 系列、Intel Meteor Lake）與網路 ASIC 的主流。此方法在車用 SoC 中也日益受到重視，將成熟的車規節點與先進邏輯混合使用，可達到性能、可靠性與成本的最佳平衡。