צ'יפלט ואריזת 2.5D
פירוק SoC גדולים לג'לים קטנים ומותאמים יותר על אינטרפוזר סיליקון — ומאפשר אינטגרציה הטרוגנית, תפוקה טובה יותר ועלויות נמוכות יותר עבור מעבדים מהדור הבא.
סקירה כללית
ארכיטקטורת צ'יפלט היא תשובת תעשיית המוליכים למחצה לסיום המזעור של חוק מור. במקום לבנות מערכת-על-שבב (SoC) מונוליטית שחייבת להיכנס בגבול רטיקל בודד, מעצבים מפצלים את המערכת לבלוקים פונקציונליים קטנים יותר (צ'יפלטים), שכל אחד מהם מיוצר בצומת התהליך האופטימלי שלו, ואז מרכיבים אותם מחדש על אינטרפוזר סיליקון באמצעות אריזת 2.5D. גישה זו מאפשרת גדלים אפקטיביים גדולים יותר של ג'לים, אינטגרציה הטרוגנית של לוגיקה, זיכרון ו-I/O, ותפוקה משופרת על ידי החלפת ג'ל גדול אחד בכמה קטנים יותר.
אריזת 2.5D מספקת את מבנה החיבור הפיזי שמאפשר אינטגרציה של צ'יפלטים. אינטרפוזר סיליקון עם RDL בצעד עדין (L/S 0.4/0.4μm) ו-TSV משמש כגשר בצפיפות גבוהה בין הצ'יפלטים. תקן UCIe (Universal Chiplet Interconnect Express) מגדיר את הממשק בין ג'ל לג'ל, כאשר UCIe 2.0 תומך עד 40 Gbps לכל נתיב. התעשייה מאמצת גישה זו במהירות — AMD, Intel, Apple ו-NVIDIA כולם משתמשים בתכנונים מבוססי צ'יפלט במוצרים האחרונים שלהם.
מאפייני טכנולוגיה עיקריים
פירוק ג'לים
SoC גדולים מפוצלים לג'לי מחשוב, בקרי זיכרון, ג'לי I/O ומאיצים ייעודיים. כל צ'יפלט מיוצר בצומת התהליך האופטימלי שלו — לוגיקה מתקדמת למחשוב, צמתים בוגרים ל-I/O ותהליכים ייעודיים לאנלוג/RF.
ניתוב אינטרפוזר סיליקון
אינטרפוזר הסיליקון מספק חיווט בצפיפות גבוהה בין ג'ל לג'ל, כאשר RDL רב-שכבתי מאפשר אלפי חיבורים מקבילים בין צ'יפלטים. L/S עדין של 0.4/0.4μm תומך בצפיפות רוחב הפס הנדרשת על ידי UCIe ופרוטוקולים אחרים בין ג'ל לג'ל.
עמידה בתקן UCIe
UCIe 2.0 מגדיר אפשרויות אריזה סטנדרטית ומתקדמת עם מהירויות נתיב של עד 40 Gbps. השכבה הפיזית מגדירה מרווחי באמפ של 25–55μm לאריזה מתקדמת ו-100–130μm לאריזה סטנדרטית, ומאפשרת מגוון רחב של תרחישי אינטגרציה של צ'יפלטים.
זרימת הרכבה 2.5D
תהליך ההרכבה כולל הצמדת ג'ל (chip-on-wafer), אנדרפיל, אוברמולדינג, יצירת באמפי C4 וחתיכה. GINECHIP תומכת בתהליכים קריטיים ברמת הפרוסה, כולל ייצור RDL, עיבוד TSV ובאמפינג, המאפשרים את זרימת האינטגרציה 2.5D.
פתרונות GINECHIP
פרוסות סיליקון בעלות התנגדות גבוהה לייצור אינטרפוזרים, עם TTV הדוק (<1μm), עיוות נמוך ושליטה מדויקת בהתנגדות לביצועים חשמליים מיטביים.
ייצור RDL נחושת רב-שכבתי עם L/S עד 0.4/0.4μm, כולל שקיעת דיאלקטרי, ליתוגרפיה, ציפוי נחושת ויישור CMP.
יצירת μ-bump ובאמפי C4 לחיבורים בין צ'יפלט לאינטרפוזר ובין אינטרפוזר למצע, עם מרווח עד 40μm לאריזה מתקדמת.
פרוסות דמה ופרוסות בדיקה מכניות לפיתוח תהליכים והסמכת ציוד בקווי הרכבה 2.5D, זמינות בכל הקטרים הסטנדרטיים.
יישומי יעד
תכנונים מבוססי צ'יפלט הם כיום מיינסטרים במעבדי מרכזי נתונים (AMD EPYC, Intel Xeon), מאיצי AI (NVIDIA B200, AMD MI300X), מעבדי לקוח (Apple סדרת M, Intel Meteor Lake) ו-ASIC לרשתות. הגישה צוברת תאוצה גם ב-SoC לרכב, שם שילוב צמתים בוגרים ומאושרים לרכב עם לוגיקה מתקדמת מספק את האיזון האופטימלי בין ביצועים, אמינות ועלות.
אפשרו את תכנון הצ'יפלט שלכם
מפרוסות אינטרפוזר ועד RDL, באמפינג ופרוסות בדיקה, GINECHIP מספקת את מכלול המצעים והתהליכים המלא לאינטגרציית 2.5D מבוססת צ'יפלטים שלכם.