Chiplet и 2.5D-упаковка
Разделение крупных SoC на меньшие оптимизированные кристаллы на кремниевом интерпозере — обеспечивает гетерогенную интеграцию, лучший выход годных и снижение затрат для процессоров нового поколения.
Обзор
Архитектура чиплетов — ответ полупроводниковой отрасли на завершение масштабирования по закону Мура. Вместо создания монолитной системы на кристалле (SoC), которая должна умещаться в пределах одного ретикла, проектировщики разделяют систему на меньшие функциональные блоки (чиплеты), каждый из которых изготавливается на оптимальном технологическом узле, а затем собирают их обратно на кремниевом интерпозере с помощью 2.5D-упаковки. Такой подход обеспечивает больший эффективный размер кристалла, гетерогенную интеграцию логики, памяти и I/O, а также повышает выход годных за счёт замены одного крупного кристалла несколькими меньшими.
2.5D-упаковка обеспечивает физическую структуру межсоединений, делающую возможной интеграцию чиплетов. Кремниевый интерпозер с мелкошаговым RDL (L/S 0.4/0.4μm) и TSV служит мостом высокой плотности между чиплетами. Стандарт UCIe (Universal Chiplet Interconnect Express) определяет интерфейс «кристалл-к-кристаллу», при этом UCIe 2.0 поддерживает до 40 Gbps на линию. Отрасль быстро внедряет этот подход — AMD, Intel, Apple и NVIDIA используют дизайны на основе чиплетов в своих последних продуктах.
Ключевые технологические особенности
Дисагрегация кристаллов
Крупные SoC разделяются на вычислительные кристаллы, контроллеры памяти, кристаллы I/O и специализированные ускорители. Каждый чиплет изготавливается на оптимальном технологическом узле — передовая логика для вычислений, зрелые узлы для I/O и специализированные процессы для аналоговых/RF-решений.
Трассировка кремниевого интерпозера
Кремниевый интерпозер обеспечивает высокоплотную разводку между кристаллами: многослойный RDL позволяет создавать тысячи параллельных соединений между чиплетами. Мелкие L/S 0.4/0.4μm поддерживают плотность пропускной способности, требуемую UCIe и другими протоколами «кристалл-к-кристаллу».
Соответствие стандарту UCIe
UCIe 2.0 определяет варианты стандартной и передовой упаковки со скоростью линии до 40 Gbps. Физический уровень задаёт шаг бампов от 25–55μm для передовой упаковки и 100–130μm для стандартной, что обеспечивает широкий спектр сценариев интеграции чиплетов.
Процесс сборки 2.5D
Процесс сборки включает монтаж кристалла (chip-on-wafer), подслойку (underfill), овермолдинг, формирование бампов C4 и разделение на кристаллы. GINECHIP поддерживает критически важные процессы на уровне пластины, включая изготовление RDL, обработку TSV и бампинг, которые обеспечивают процесс интеграции 2.5D.
Решения GINECHIP
Кремниевые пластины с высоким удельным сопротивлением для изготовления интерпозеров, с жёстким TTV (<1μm), низкой деформацией и точным контролем удельного сопротивления для оптимальных электрических характеристик.
Изготовление многослойного медного RDL с L/S вплоть до 0.4/0.4μm, включая осаждение диэлектрика, литографию, гальваническое нанесение меди и CMP-планаризацию.
Формирование μ-bump и бампов C4 для соединений «чиплет-интерпозер» и «интерпозер-подложка», с шагом вплоть до 40μm для передовой упаковки.
Фиктивные пластины и пластины для механических испытаний для разработки процессов и квалификации оборудования на линиях сборки 2.5D, доступны во всех стандартных диаметрах.
Целевые применения
Дизайны на основе чиплетов сегодня стали мейнстримом в серверных CPU (AMD EPYC, Intel Xeon), ИИ-ускорителях (NVIDIA B200, AMD MI300X), клиентских процессорах (Apple серии M, Intel Meteor Lake) и сетевых ASIC. Этот подход также набирает популярность в автомобильных SoC, где сочетание зрелых автомобильных квалифицированных узлов с передовой логикой обеспечивает оптимальный баланс производительности, надёжности и стоимости.
Реализуйте ваш чиплетный дизайн
От пластин-интерпозеров до RDL, бампинга и тестовых пластин — GINECHIP предоставляет полный портфель подложек и процессов для вашей 2.5D-интеграции на основе чиплетов.