Подложки
MEMS процессы
Переработка
Аксессуары
Ресурсы
Компания
Магазин
2–10,000+ LinksСложность цепочек
< 100mΩ / LinkСопротивление звена
MIL-STD-883 · JEDECСтандарты испытаний
4-проводной Кельвин · меандрРежим измерения

Обзор

Пластины Daisy Chain состоят из последовательно соединённых металлических дорожек, пересекающих границы межсоединений корпуса. Одно измерение контролирует непрерывность сотен межсоединений. Обрыв обнаруживается мгновенно.

Наши пластины изготавливаются на Si, стекле или SOI с металлизацией Al, Cu, Au, припоем. От простых цепочек до сложных 3D-тестовых структур с тысячами TSV. ISO 9001.

Daisy chain test wafer with probe pad arrays beside a GDSII layout printout

Топологии дизайна

Наши пластины поддерживают несколько топологий измерений, оптимизированных под разные задачи анализа отказов.

ПараметрДоступный диапазон
Тип цепочки Single chain, dual chain, interdigitated comb, Kelvin (4-wire), meander
Длина цепочки 2 to 10,000+ interconnects per chain (custom design)
Шаг контактных площадок 100μm–500μm (standard), 40μm–80μm (fine-pitch probe card)
Металлизация площадок Al (AlSi, AlCu), Au, Cu, Ni/Au, ENIG (electroless Ni/immersion Au)
Отверстие в пассивации 50μm × 50μm to 150μm × 150μm (polyimide, PECVD SiO₂/Si₃N₄)
Сопротивление на звено < 100mΩ (single chain), < 200mΩ (Kelvin chain)
Токовая нагрузка Up to 2A per chain (Au/Cu metallization), 500mA (Al metallization)

Одиночная цепочка

Одна непрерывная цепь через все межсоединения. Простейшая топология, быстрейший тест. Обнаруживает обрыв, но не локализует.

4-проводная цепь Кельвина

Каждое звено с выделенными силовыми и измерительными контактами. Точность ±0,1 мОм. Исключает сопротивление пробников. Критично для обнаружения электромиграции и коррозии.

Встречно-штыревые структуры

Высокочувствительные структуры для тестов утечки и сопротивления изоляции. Обнаруживают загрязнение и миграцию ионов под напряжением/температурой.

Каждая пластина может включать несколько топологий на одной подложке. Периметральные цепи для разварки + матрицы Кельвина для flip-chip.

Тестовые структуры для разварки

Пластины, оптимизированные для разработки процессов разварки и квалификации надёжности:

Gold bond wires arcing in parallel rows from die pads to lead frame
ПараметрДоступный диапазон
Размер контактной площадки 40μm × 40μm to 150μm × 150μm
Металлизация контактных площадок Al (1% Si, 0.5% Cu), Au on TiW barrier, Cu with ENIG finish
Толщина площадок 0.5μm–3.0μm (Al), 0.1μm–1.0μm (Au), 5μm–10μm (ENIG Ni/Au)
Тип проволоки Au wire (18–50μm), Al wire (18–500μm), Cu wire (18–50μm)
Метод соединения Thermosonic ball bonding (Au/Cu), ultrasonic wedge bonding (Al/Au)
Параметры тестирования Pull test (MIL-STD-883 TM 2011), shear test (TM 2019), cratering test

Стандартная цепочка для разварки

  • Конфигурации цепей кристалл-кристалл, кристалл-подложка, кристалл-рамка
  • Металлизация Al, Au или Cu с финишем ENIG, ENEPIG или OSP
  • Шаг площадок: 35–150 мкм (мелкий), 150–500 мкм (стандартный)
  • Длина цепочки: 10–2000+ звеньев
  • Опция: встроенный нагревательный резистор для температурного стресса in-situ

Стресс-тестирование надёжности

  • HAST (высокоускоренный стресс-тест): 130°C / 85% RH с мониторингом сопротивления
  • Термоциклирование: -65°C…+150°C, 500–3000 циклов (JEDEC JESD22-A104). Мониторинг сопротивления in-situ
  • Высокотемпературное хранение (HTS): 150–200°C, до 2000 ч. Контроль роста интерметаллидов и пустот Киркендалла
  • HAST без смещения / автоклав: Высокая влажность без эл. смещения. Выявляет целостность герметизации через коррозию цепей
  • Индивидуальные профили нагрузки — свяжитесь с нами

Тестовые структуры Flip-Chip

Пластины для квалификации flip-chip и передовых межсоединений:

Flip-chip solder bumps on copper pillars with under-bump metallization
ПараметрДоступный диапазон
Тип бумпа Solder bump (SnAg, SAC305, SnPb), Cu pillar + solder cap, Au stud bump
Шаг бумпов 150μm–400μm (solder bump), 40μm–130μm (Cu pillar, fine pitch)
Высота бумпа 50μm–100μm (solder), 10μm–50μm (Cu pillar), 20μm–40μm (Au stud)
Стек UBM Ti/Ni/Au, Ti/Cu/Ni/Au, TiW/Au, Ti/Cu (standard combinations)
Шаблон Daisy Chain Perimeter array, full area array, staggered, custom layout
Подложка Si interposer, organic substrate (BT/ABF), glass, ceramic (Al₂O₃, AlN)

Цепочка периметральных бампов

Стандартная цепь через периметральные бампы. Трассы проходят от края до края через каждый бамп на двух смежных сторонах.

  • Шаг бампов: 100–400 мкм (периметр)
  • Металлургия: Cu pillar + припой, Au stud bump или припойные бампы (SAC305, SnAg)
  • UBM: Ti/Ni/Au, Ti/Cu или ENIG с опциональным OSP

Цепочка полной матрицы

2D-змеевидная трассировка через все бампы матрицы. Максимальное покрытие для всесторонней оценки надёжности.

  • Шаг бампов: 80–250 мкм (матрица)
  • Размер матрицы: 4×4 до 32×32 и нестандартные
  • Выявляет: несмачивание, дефекты head-in-pillow, трещины, усталость бампов

Цепочка Cu-столбиков

Оптимизировано для Cu-pillar + micro-bump. Шаг до 40 мкм. Интегрированное тестирование UBM и припоя.

  • Диаметр столбика: 15–60 мкм
  • Высота столбика: 10–50 мкм
  • Припой: SnAg, SAC305, SnBi (низкотемп.) или AuSn (эвтектика)

Цепочка TSV

3D-тестовые структуры с вертикальными цепями через Si-подложку. Цепочки соединяют TSV с лицевой на обратную сторону.

  • Диаметр TSV: 5–50 мкм
  • Глубина TSV: 50–300 мкм (аспектное отношение до 15:1)
  • Заполнение TSV: Cu (гальваника), W (CVD) или легированный поли-Si

Тестовые структуры 3D-интеграции

Передовые тестовые структуры для квалификации 2.5D и 3D гетерогенной интеграции:

Copper-filled through-silicon vias in a bonded wafer stack

Цепочка Si-интерпозера

  • Цепи TIV для тестирования непрерывности
  • Мульти-кристальная цепочка — одновременное тестирование трассировки + μbump + C4
  • Структуры RDL-цепочек для надёжности Fan-Out WLP
  • Варианты подложки: Si, стекло, органика (ABF)
  • Совместимо с протоколами тестирования HBM и чиплетов

Цепочка гибридного соединения

  • Цепочки Cu-Cu прямого соединения с субмикронной точностью совмещения
  • Совместимость W2W и D2W соединения
  • Комбинированный интерфейс Cu-дамаск + оксид для механического и электрического соединения
  • Мониторинг контактного сопротивления на каждую пару интерфейсов
  • Совместимость с пост-бондовым отжигом и стресс-тестами

Индивидуальный дизайн тестовых структур

Помимо стандартных топологий, предлагаем индивидуальный дизайн тестовых структур:

Оптимизация цепочек

Цепи с переменным сопротивлением, разделённые цепи для изоляции отказов, адресуемые матрицы для точной локализации.

Функции изоляции отказов

Встроенные массивы тестовых площадок для 4-проводного зондирования. Встроенные нагреватели и датчики температуры.

Нестандартные стеки металлизации

Многослойная металлизация (до 6 слоёв) для сложных тестовых структур. Нестандартные диэлектрические стеки.

Применения

Квалификация надёжности корпусов — Квалификация по JEDEC/MIL-STD для новых корпусов, материалов и процессов.
Надёжность паяных соединений — Оценка целостности паяных соединений при термоциклировании, ударе и вибрации.
Оптимизация процессов разварки — Оптимизация параметров УЗ-сварки. Разработка Cu-разварки и переход с Au на Cu.
Разработка передовых корпусов — Тестовые структуры 2.5D, 3D-IC, Fan-Out WLP и чиплетов. Квалификация гибридного соединения.
Анализ отказов и отладка — Быстрая изоляция отказов межсоединений с помощью тестирования непрерывности цепочек.
Аудит качества поставщиков — Квалификация OSAT и мониторинг качества. Стандартизированные тестовые структуры для сравнения поставщиков.

Качество и сертификация

Наши пластины изготавливаются в сертифицированных ISO 9001 чистых помещениях. Каждая пластина проходит AOI, 4-проводное зондирование Кельвина (100% эл. тест) и размерный контроль.

Полный пакет документации: карта пластины, GDSII-файл, сертификаты материалов и процессов, данные измерения сопротивления цепей, рекомендации по упаковке.

Automated wafer prober testing a test wafer in an ISO 9001 cleanroom

Нужны пластины Daisy Chain для вашей программы надёжности?

Сообщите требования — топологию, металлизацию, подложку и количество — предоставим КП с обзором топологии в течение 24 ч.

ISO 9001:2015 100% электрический тест Обзор GDSII-топологии Полная документация