칩렛 & 2.5D 패키지
대형 SoC를 실리콘 인터포저 위의 더 작고 최적화된 다이로 분할 — 차세대 프로세서를 위한 이종 통합, 향상된 수율 및 비용 절감을 실현합니다.
개요
칩렛 아키텍처는 무어의 법칙 스케일링의 종말에 대한 반도체 업계의 해답입니다. 단일 레티클 한계 내에 맞춰야 하는 모놀리식 시스템 온 칩(SoC)을 만드는 대신, 설계자는 시스템을 더 작은 기능 블록(칩렛)으로 분할하고, 각각을 최적의 공정 노드에서 제조한 뒤 2.5D 패키징을 사용해 실리콘 인터포저 위에 다시 조립합니다. 이 접근 방식은 더 큰 실효 다이 크기, 로직·메모리·I/O의 이종 통합, 그리고 하나의 큰 다이를 여러 개의 작은 다이로 대체함으로써 향상된 수율을 가능하게 합니다.
2.5D 패키징은 칩렛 통합을 가능하게 하는 물리적 인터커넥트 구조를 제공합니다. 미세 피치 RDL(L/S 0.4/0.4μm)과 TSV를 갖춘 실리콘 인터포저가 칩렛 사이의 고밀도 브리지 역할을 합니다. UCIe(Universal Chiplet Interconnect Express) 표준은 다이 간 인터페이스를 정의하며, UCIe 2.0은 레인당 최대 40 Gbps를 지원합니다. 업계는 이 접근 방식을 빠르게 채택하고 있으며 — AMD, Intel, Apple, NVIDIA 모두 최신 제품에 칩렛 기반 설계를 사용합니다.
핵심 기술 특징
다이 분할
대형 SoC는 컴퓨트 다이, 메모리 컨트롤러, I/O 다이 및 특수 가속기로 분할됩니다. 각 칩렛은 최적의 공정 노드에서 제조됩니다 — 컴퓨트에는 최선단 로직, I/O에는 성숙 노드, 아날로그/RF에는 특수 공정이 사용됩니다.
실리콘 인터포저 배선
실리콘 인터포저는 고밀도 다이 간 배선을 제공하며, 다층 RDL은 칩렛 사이에 수천 개의 병렬 연결을 가능하게 합니다. 0.4/0.4μm의 미세 L/S는 UCIe 및 기타 다이 간 프로토콜이 요구하는 대역폭 밀도를 지원합니다.
UCIe 표준 준수
UCIe 2.0은 레인 속도 최대 40 Gbps의 표준 및 고급 패키징 옵션을 정의합니다. 물리 계층은 고급 패키징의 경우 25–55μm, 표준 패키징의 경우 100–130μm의 범프 피치를 규정하여 폭넓은 칩렛 통합 시나리오를 가능하게 합니다.
2.5D 조립 흐름
조립 공정은 다이 부착(칩-온-웨이퍼), 언더필, 오버몰딩, C4 범프 형성 및 다이싱을 포함합니다. GINECHIP은 2.5D 통합 흐름을 가능하게 하는 RDL 제조, TSV 처리 및 범핑을 비롯한 핵심 웨이퍼 레벨 공정을 지원합니다.
GINECHIP 솔루션
인터포저 제조용 고저항 실리콘 웨이퍼로, 엄격한 TTV(<1μm), 낮은 휨 및 최적의 전기적 성능을 위한 정밀한 저항률 제어를 갖추고 있습니다.
L/S 최대 0.4/0.4μm의 다층 구리 RDL 제조로, 유전체 증착, 리소그래피, 구리 도금 및 CMP 평탄화를 포함합니다.
칩렛-인터포저 및 인터포저-기판 연결을 위한 μ-bump 및 C4 범프 형성으로, 고급 패키징의 경우 피치가 40μm에 이릅니다.
2.5D 조립 라인의 공정 개발 및 장비 검증을 위한 더미 웨이퍼와 기계적 테스트 웨이퍼로, 모든 표준 직경으로 제공됩니다.
목표 응용 분야
칩렛 기반 설계는 이제 데이터센터 CPU(AMD EPYC, Intel Xeon), AI 가속기(NVIDIA B200, AMD MI300X), 클라이언트 프로세서(Apple M 시리즈, Intel Meteor Lake) 및 네트워킹 ASIC에서 주류가 되었습니다. 이 접근 방식은 차량용 SoC에서도 주목받고 있으며, 자동차 인증을 받은 성숙 노드와 고급 로직을 혼합하면 성능, 신뢰성 및 비용의 최적 균형을 제공합니다.