재배포 계층(RDL)
단일 및 다층 구리 RDL 공정은 폴리머 유전체를 사용한 반가산 공정(SAP)을 기반으로 하여, 팬아웃 웨이퍼 레벨 패키징, 2.5D 인터포저, 칩렛 집적을 위한 미세 피치 배선을 가능하게 합니다.
서비스 개요
재배선층은 최신 고급 패키징의 상호 연결 백본으로, IC 다이의 미세한 I/O 피치를 패키지 기판의 더 거친 피치로 팬아웃하는 역할을 합니다. FOWLP에서 RDL은 다이 패드에서 BGA 볼까지의 전기적 연결을 가능하게 합니다. 2.5D 인터포저 및 칩렛 아키텍처에서 RDL은 공유 기판 위의 여러 다이 간 측방향 배선을 제공합니다.
GINECHIP의 RDL 서비스는 구리 금속화 및 감광성 폴리머 유전체(폴리이미드, BCB 또는 PBO)를 사용하는 반가산 공정(SAP)을 통해 완전하고 양산 준비가 완료된 재분배층 제조를 제공합니다. 단일층 및 다층 RDL 스택(최대 5개 금속층), 2/2μm까지의 선폭/간격 해상도, 5μm ~ 50μm 초과 범위의 폴리머 유전체 비아 크기, UBM 패드 오프닝 및 금속화, 데이지 체인 저항 추적 및 층간 정렬 측정을 포함한 전체 계측 검증을 지원합니다.
RDL 프로세스 모듈
구리 재배선층 — 반부가 공정(SAP)
미세 피치 Cu 재배선층 금속화는 반부가 공정을 사용하여 수행됩니다. 얇은 Cu 시드층을 폴리머 유전체 위에 스퍼터링하고, 두꺼운 포토레지스트 몰드를 패터닝한 후, Cu를 몰드 내에 전해도금합니다. 이후 포토레지스트를 박리하고, Cu 시드층을 에치백합니다.
폴리머 유전체 — PI(폴리이미드), BCB(벤조사이클로부텐), PBO(폴리벤조옥사졸)
RDL 층간 및 패시베이션 용도로 세 가지 폴리머 유전체 플랫폼이 제공됩니다. 감광성 폴리이미드(PI, HD-8820) — 포지티브 톤, 고해상도, 우수한 열 안정성. 벤조사이클로부텐(BCB) — 네거티브 톤, 초저흡습성, 저유전율. 폴리벤즈옥사졸(PBO) — 포지티브 톤, 저경화온도, 저응력.
다층 재배선층 적층
폴리머 유전체로 분리된 다중 구리 재배선층의 순차적 적층을 통해 복잡한 신호 배선, 전원/접지 평면 통합, 그리고 팬아웃 웨이퍼 레벨 패키징에서의 미세 피치 I/O 재배선을 가능하게 합니다.
UBM 패드 및 비아 종단
범프 하부 금속화(UBM) 패드 개구부 및 비아 종단은 최종 RDL Cu층과 솔더 범프 또는 Cu 필러 인터커넥트 사이의 계면을 정의합니다. 노출된 Cu 패드 위에 UBM 금속화 스택(Ti/Cu, TiW/Cu 또는 무전해 Ni/Au)을 증착하여 솔더 젖음성, 확산 방지 및 접착 특성을 제공합니다.
프로세스 흐름
폴리머 코팅 및 경화
스핀 코팅 폴리머 유전체(PI, BCB 또는 PBO). 접착촉진제를 바릅니다. 부드럽게 굽고 최종 경화합니다. 일반적인 두께: 층당 3~10μm. 두꺼운 필름(10-25μm)에는 여러 번 코팅이 필요할 수 있습니다.
리소그래피를 통해
폴리머 유전체의 비아 개구부에 대한 포토리소그래픽 패터닝. 사진 정의 폴리머의 경우: UV 노출 + 수성 현상. 비아 크기는 5μm ~ >50μm입니다. 현상 후 베이킹. O₂ 플라즈마 데스컴.
Cu 시드층 스퍼터
마그네트론 스퍼터 Cu 시드(100~300nm). 먼저 접착층(Ti/TiW, 10~30nm). 비아 측벽 커버리지를 위한 웨이퍼 기울기/회전. 시트 저항 0.3~1.0Ω/sq.
포토레지스트 몰드 패터닝
Cu 시드 위의 두꺼운 포지티브 포토레지스트(3~12μm). RDL 트레이스 몰드의 리소그래피 패터닝. CD 측정. 깨끗한 트렌치 바닥을 위한 데스컴.
구리 전기도금
레지스트 몰드에 10-30mA/cm²의 DC Cu 전기도금. 타겟 두께 2~10μm. 웨이퍼 전체에 걸쳐 균일성 ±5%. 첨가물 수준에 대한 수조 모니터링.
레지스트 스트립 및 시드 에칭
포토레지스트 제거(용매 또는 O2 플라즈마). Cu 시드 습식 식각(H2SO₄/H2O2 또는 HNO₃). 접착층 에칭. <0.5μm/측면 언더컷에 대한 오버 에칭 제어. 에칭 후 세척.
품질 사양
| 파라미터 | 목표 사양 | 측정 방법 |
|---|---|---|
| RDL 라인/스페이스 해상도 | 2/2μm (단일층) | 탑다운 SEM, CD-SEM |
| RDL 트레이스 내 Cu 두께 | 목표 ±5% (1σ) | 프로파일로메트리 / 단면 SEM |
| 비아 체인 저항 | < 1 Ω / 1,000개 비아 | 데이지 체인 구조의 4점 저항 측정 |
| 층간 정렬 | < 2μm (층간 오버레이) | 버니어 / 박스-인-박스 구조 |
| Cu 트레이스 언더컷 (시드 에칭) | < 0.5μm / 측면 | SEM 단면 |
| 폴리머 두께 균일도 | ±5% 웨이퍼 내 (1σ) | 분광 반사측정법 |
| 비아 개구부 CD | 목표 ±2μm | 광학 현미경 / SEM |
| 유전체 항복 전압 | > 100V (5μm PI 기준) | DC 램프 전압, 인접 RDL 배선 |
사양은 200mm 실리콘 또는 유리 기판 상의 단층 및 다층 Cu RDL에 적용됩니다. 라인/스페이스 해상도는 폴리머 유형 및 두께에 따라 달라집니다. 맞춤형 목표 사양 제공이 가능합니다.
반가산 공정(SAP) 기초
반부가 공정은 기존 PCB 및 웨이퍼 레벨 금속화에 사용되는 차감식(에치백) 방식과 근본적으로 다릅니다. 차감식 공정에서는 전면 금속 박막을 증착하고, 포토레지스트로 패터닝한 후 에칭하는데, 이는 등방성 에칭으로 인해 필연적으로 사다리꼴 트레이스 단면을 생성하고, 달성 가능한 라인/스페이스 해상도를 대략 금속 두께 수준으로 제한하며, 에칭 관련 트레이스 폭 손실을 초래합니다.
SAP에서는 순서가 반전됩니다. 먼저 얇은 Cu 시드층을 증착하고, 포토레지스트 몰드가 Cu가 있어야 할 위치를 정의하며, Cu를 몰드 안으로 전해도금합니다(식각하지 않음). 레지스트를 제거한 후, 얇은 시드층만 식각하여 식각으로 인한 CD 손실을 최소화합니다. 전해도금된 Cu가 레지스트 몰드를 거의 수직인 측벽으로 채우기 때문에, SAP는 사각형 단면을 가진 RDL 배선을 생성하며, 주어진 폭에 대해 더 낮은 배선 저항을 제공하고, 라인/스페이스 해상도는 주로 식각 등방성보다는 포토리소그래피에 의해 제한됩니다. 이것이 SAP가 고급 패키징에서 미세 피치 RDL을 위한 표준 공정인 이유입니다.
다층 RDL 통합
다층 RDL 스택은 단일 레이어로는 달성할 수 없는 복잡한 배선 구조를 가능하게 합니다 — 전원/접지 평면 분배(전용 레이어), 고I/O 수 다이용 신호 이스케이프 배선, 고속 신호용 제어 임피던스 차동 쌍, 그리고 집적 수동 부품(금속층 간 스파이럴 인덕터, MIM 커패시터) 등이 포함됩니다.
각 추가 RDL 층은 다음 공정을 수반합니다: 이전 Cu 층 위에 폴리머 유전체 코팅, 하부 Cu 층과의 연결을 개방하기 위한 비아 리소그래피, 측벽 커버리지를 포함한 Cu 시드 스퍼터링, 다음 RDL 패턴을 위한 포토레지스트 몰드, Cu 전해도금, 레지스트 스트립 및 시드 에칭. 층간 정렬 허용오차(< 2μm)는 각 층에 포함된 광학 정렬 마크를 통해 유지됩니다. 비아 저항 및 데이지 체인 연속성은 각 층 적층 시 검증됩니다.
주요 응용 분야
팬아웃 웨이퍼 레벨 패키징(FOWLP)
RDL 기술의 주요 응용 분야는 다음과 같습니다. 다이는 몰드 컴파운드에 매립되며, RDL 층은 재구성 웨이퍼 위에 적층되어 미세 피치 다이 패드(40–100μm)에서 조대 피치 BGA 볼(300–500μm)로 신호를 라우팅합니다. 모바일 및 IoT 애플리케이션에는 일반적으로 1~3개의 RDL 층이 사용되며, 고밀도 네트워킹 및 AI 가속기에는 3~5개의 층이 사용됩니다.
팬인 웨이퍼 레벨 패키징(FIWLP)
단일 레이어 RDL은 다이 풋프린트 내에서 주변부 다이 패드를 솔더 범프의 면 배열로 재분배합니다. 몰드 컴파운드나 팬아웃 영역은 필요하지 않습니다. 이 방식은 다이 크기가 필요한 범프 수를 수용할 수 있는 저I/O 수 디바이스(메모리, 센서, 전력 관리 IC)에 사용됩니다. FOWLP보다 더 단순하고, 더 얇으며, 비용이 더 낮습니다.
2.5D 인터포저
실리콘, 유리 또는 유기 인터포저 기판 상의 RDL(재배선층)은 나란히 실장된 여러 다이(로직 + HBM, 칩렛 등)를 연결하는 수평 배선을 제공합니다. 2/2μm~5/5μm L/S 배선 밀도로 2~4개의 금속층을 구현합니다. 폴리머 유전체를 적용한 Cu RDL은 제어 임피던스 차동 쌍 배선을 통해 레인당 28~112Gbps의 고속 신호 전송을 지원합니다. 인터포저를 관통하는 TSV는 하부 패키지 기판으로의 수직 연결을 제공합니다.
칩렛 집적
RDL은 컴퓨팅, 메모리, I/O, 아날로그 등 여러 개의 소형 다이가 공통 인터포저 또는 팬아웃 기판에 통합되는 칩렛 기반 아키텍처에서 다이 간 인터커넥트 패브릭 역할을 수행합니다. 초미세 피치 RDL(2/2μm L/S)은 20~40μm 범프 피치를 지원하여 칩렛 간 고밀도, 저지연 연결을 가능하게 합니다. 다층 RDL은 이기종 칩렛 토폴로지에 요구되는 복잡한 배선을 지원합니다.
유전체 재료 선택
폴리머 유전체의 선택은 RDL의 전기적 성능, 기계적 신뢰성 및 공정 복잡성에 중대한 영향을 미칩니다. 폴리이미드(PI)는 가장 높은 열 안정성(Tg > 350°C)과 가장 넓은 공정 여유도를 제공하여 대부분의 애플리케이션에서 기본 선택으로 사용됩니다. BCB는 가장 낮은 유전 상수와 가장 낮은 흡습률을 제공하여 고속 RF 및 밀리미터파 애플리케이션에 필수적입니다. PBO는 가장 낮은 경화 온도와 가장 낮은 잔류 응력을 제공합니다.
당사의 엔지니어는 작동 온도 범위, 주파수, 수분 민감도 요구 사항, 열 예산 제약 조건, 목표 선/간격 해상도 등 애플리케이션 요구 사항에 따라 최적의 유전체를 선택하도록 지원합니다. 혼합 유전체 스택(예: 하부층에는 PI, 상부층에는 BCB)은 전기적 및 기계적 성능 최적화를 위해 실현 가능합니다.
시드 레이어 식각 및 트레이스 무결성
Cu 전해도금 및 레지스트 박리 후, 연속적인 Cu 시드층이 모든 RDL 배선을 단락시키므로 반드시 제거해야 합니다. 시드 식각은 중요한 공정 단계입니다 — 식각이 불충분하면 Cu 잔류물이 남아 인접 배선 간 전기적 단락을 유발하며, 과도한 식각은 배선 언더컷을 초래하여 배선 저항을 증가시키고 단면적을 감소시킵니다. 당사의 H₂SO₄/H₂O₂ 기반 Cu 시드 식각 공정(미세 제어가 필요한 경우 희석 HNO₃ 대체 가능)은 조밀한 배선 어레이 사이에서 완전한 시드 제거를 보장하면서 최소 과식각을 유지하도록 시간이 제어됩니다. 언더식각 검증은 인터디지테이트 콤 구조의 전기적 절연 테스트를 통해 수행되며(인접 배선 간 5V에서 누설전류 < 1nA), 과식각(배선 언더컷)은 희생 테스트 구조물의 SEM 단면 분석을 통해 모니터링하며 목표는 측면당 언더컷 < 0.5μm입니다.