CoPoS — 칩 온 패널 온 기판
패널 레벨 패키징은 기존의 원형 실리콘 인터포저를 정사각형 유리 패널로 대체하여 95%+의 면적 활용도와 12인치 웨이퍼 대비 4.5×의 생산량을 달성합니다.
개요
CoPoS(칩 온 패널 온 기판)는 고급 패키징의 차세대 패러다임 전환으로, 원형 300mm 실리콘 인터포저에서 대형 정사각형 유리 패널로 이동합니다. 원형 실리콘 인터포저를 510×515mm 유리 패널로 대체함으로써 CoPoS는 기판당 집적할 수 있는 다이 수를 크게 늘려 면적 활용도를 웨이퍼의 약 70%에서 패널의 95%+로 끌어올리고, 캐리어당 단위 생산량을 4.5× 증가시킵니다.
이 패널 레벨 접근 방식은 AI 칩이 9× 레티클 크기 한계를 돌파하고 더 많은 HBM 스택을 집적하기 위한 핵심 경로입니다. AI 가속기의 다이 크기와 메모리 대역폭 요구가 계속 커짐에 따라, CoPoS는 웨이퍼 레벨 패키징으로는 도저히 수용할 수 없는 차세대 초대형 인터포저를 구현합니다.
핵심 기술 특징
패널 레벨 스케일링
510×515mm 유리 패널은 300mm 실리콘 웨이퍼를 대체하여 캐리어당 4.5× 더 많은 면적을 제공합니다. 정사각형 포맷은 원형 웨이퍼 공정에 내재된 에지 손실 비효율을 제거하여 첨단 패키지의 진정한 대량 생산 경제성을 실현합니다.
유리 코어 기판
유리는 뛰어난 치수 안정성(CTE 3–8 ppm/K, 조정 가능), 거의 제로에 가까운 유전 손실(<0.005 @ 10GHz), 원자 수준의 표면 평활도를 제공합니다. 이러한 특성은 유리를 AI/ML 칩에 필요한 고속·고밀도 인터커넥트의 이상적인 기판으로 만듭니다.
TGV(유리 관통 비아) 메탈라이제이션
직경 20–50μm, 종횡비 최대 6:1의 유리 관통 비아는 RDL 층 간의 수직 전기 연결을 제공합니다. 구리로 충전된 TGV는 낮은 저항과 높은 신뢰성을 구현하여 인터포저의 기존 TSV 방식을 대체합니다.
다층 RDL 집적
미세 피치 재배선층(L/S 최대 0.4/0.4μm)은 구리 다마신 공정을 사용하여 유리 패널 위에 형성됩니다. 다수의 RDL 층은 단일 패널에서 HBM, GPU, I/O 칩렛 통합을 위한 복잡한 다이 간 배선을 가능하게 합니다.
GINECHIP 솔루션
Borofloat 33, 용융 실리카/석영, 단결정 석영을 포함한 패널 등급 유리 기판의 전체 라인업을 제공하며, 최대 510×515mm의 맞춤형 패널 크기로 공급 가능합니다.
RDL 시드층 증착용 고품질 실리콘 웨이퍼로, 정밀한 두께 제어와 <0.5nm RMS의 표면 거칠기를 통해 최적의 구리 접착력을 제공합니다.
유리 관통 비아 형성 및 메탈라이제이션을 위한 재료 공급과 공정 컨설팅을 제공하며, 배리어/시드층 증착과 구리 전기 도금 약액을 포함합니다.
패널 포맷에 맞게 조정된 CMP 연마, 박막 증착, 포토리소그래피 서비스를 제공하며, 대형 기판 공정에 대한 당사의 전문성을 활용합니다.
대상 응용 분야
CoPoS는 9× 레티클 크기를 초과하는 초대형 인터포저가 필요한 AI/ML 가속기, 고성능 컴퓨팅(HPC) 프로세서, 차세대 네트워킹 칩을 위해 설계되었습니다. 이 기술은 또한 여러 HBM 스택과 대형 로직 다이를 통합하는 첨단 2.5D 패키지에도 채택되고 있으며, 여기서 패널 포맷은 처리량과 비용 면에서 자연스러운 이점을 제공합니다.