TEOS 산화막 실리콘 웨이퍼
저온~고온 공정의 TEOS SiO₂ 막을 제공하며 <strong>두께</strong>, <strong>웨이퍼 내 균일도</strong>, 그리고 <strong>응력</strong>을 조절할 수 있습니다. Prime CZ Si (100)/(111) 기반으로 MEMS, IMD, 딥 에칭 하드마스크, 광파도(waveguide) 통합에 적합합니다.
제품 개요
GINECHIP은 TEOS PECVD(350–400°C) 또는 TEOS LPCVD(700–720°C)로 증착한 SiO₂ 막을 가진 TEOS 산화막 실리콘 웨이퍼를 제공합니다. 두께, 유전체 성능 및 양산 가능한 표면 품질(RMS 거칠기 < 0.5 nm)을 정밀하게 제어하도록 설계되었습니다.
Prime CZ Si (100) 또는 (111)에서 100mm–300mm 웨이퍼 크기로 제공됩니다. SiO₂ 두께는 <strong>50 nm–10 μm</strong> 범위(±5% 공차)이며, 굴절률은 <strong>1.46 ± 0.005 @ 633 nm</strong>로 안정적이어서 광학 스택 일관성과 계측 상관성에 유리합니다.
핵심 장점: <strong>응력 조절 가능</strong> + 정밀 두께 제어 + 낮은 거칠기—MEMS 및 IMD 스택에 이상적입니다.
증착 방식
열 예산과 공형성 요구에 맞춰 공정 창을 선택하세요. GINECHIP은 PECVD 및 LPCVD TEOS로 TEOS SiO₂를 제공하며, 응력 엔지니어링과 신뢰성 있는 계측 상관성을 지원합니다.
PECVD TEOS
PECVD TEOS(저온 플라즈마 강화)
350–400°C에서 TEOS 전구체를 사용하는 플라즈마 화학기상증착(PECVD). 플라즈마 에너지가 전구체 분자를 해리시켜 열 CVD보다 훨씬 낮은 온도에서 증착을 가능하게 합니다. 우수한 단차 피복성, 컨포멀리티 및 제어 가능한 응력(압축 또는 인장)을 갖는 막을 생성합니다. 열 예산 제약으로 고온 공정이 불가능한 경우의 금속간 절연막, 패시베이션 층 및 MEMS 희생층을 위한 업계 표준입니다.
LPCVD TEOS
LPCVD TEOS(고밀도 핫월 퍼니스)
핫월 퍼니스에서 700–720°C로 TEOS를 사용하는 저압 화학기상증착(LPCVD). 표면 반응 제한 영역에서 작동하여 웨이퍼 내 및 웨이퍼 간 탁월한 균일도를 제공합니다. PECVD 막에 비해 더 높은 밀도, 낮은 습식 식각 속도, 우수한 전기적 특성을 갖는 막을 생성합니다. 열 예산이 허용되는 경우 하드 마스크, 게이트 스페이서 및 최대 막 품질이 요구되는 응용에 이상적입니다.
핵심 특성
<strong>n = 1.46 ± 0.005 @ 633 nm</strong>의 광학 특성과 안정적인 전기적 성능을 제공합니다. TEOS SiO₂ 필름은 <strong>유전 강도 > 8 MV/cm</strong>, <strong>절연 파괴 전압 > 400V/1μm</strong> 조건을 만족하여 IMD, 게이트 간격층, 패시베이션 등에서 신뢰성 있는 절연을 지원합니다.
두께 50 nm–10 μm (±5%)와 웨이퍼 내 균일도 ±2%(200 mm) / ±3%(300 mm)로 박막 품질을 안정적으로 관리합니다. 응력은 <100 MPa 이내에서 압축/인장 형태로 조절 가능(PECVD −200~+100 MPa, LPCVD −300~0 MPa). 6:1 BOE 조건의 에치 레이트는 PECVD 20–80 nm/min / LPCVD 10–30 nm/min, RMS 거칠기 < 0.5 nm로 깨끗한 계면을 지원합니다. 웨이퍼 간 반복성: ±3%.
품질 및 측정
각 출하에는 입고 박막 성능을 확인할 수 있도록 배치 단위 메트롤로지 기록이 제공됩니다. 주요 지표로 <strong>두께(±5%)</strong>, 굴절률 <strong>1.46 ± 0.005 @633 nm</strong>, 균일도 <strong>±2%(200 mm) / ±3%(300 mm)</strong>, 웨이퍼 간 반복성 <strong>±3%</strong>, 응력(<strong><100 MPa</strong>), <strong>RMS 거칠기 < 0.5 nm</strong> 등을 포함합니다.
TEOS 산화 실리콘 웨이퍼는 오염 위험을 최소화하기 위해 Class 100 클린룸에서 진공 밀봉 포장됩니다. 밀봉된 형태는 저장 및 라인 간 이송 과정에서 안정적인 취급을 지원하며, MEMS 희생층, IMD, 포토닉/딥 에치 하드마스크 공정에 적합합니다.
커스터마이징 및 주문
공정 조건에 맞춰 웨이퍼 스택을 선택하세요: <strong>100–300 mm</strong> 범위의 prime CZ Si 기판, <strong>SSP/DSP</strong> 및 <strong>(100)/(111)</strong> 방향 제공. TEOS SiO₂는 <strong>TEOS PECVD (350–400°C)</strong> 또는 <strong>LPCVD TEOS (700–720°C)</strong> 중에서 선택하고, 박막 <strong>두께 50 nm–10 μm (±5%)</strong> 및 응력을 <strong><100 MPa</strong>로 조절합니다(PECVD −200~+100 MPa; LPCVD −300~0 MPa).
리드타임과 주문 수량은 요청하신 사이즈, 두께, 응력 목표, 그리고 증착 방식(PECVD 350–400°C 또는 LPCVD 700–720°C)에 따라 확정됩니다. 생산 계획을 위해 GINECHIP은 견적 시점에 해당 구성의 가능 여부와 <strong>최소 주문 수량</strong>을 안내합니다.
기술 사양
| 매개변수 | 사양 / 값 |
|---|---|
| 베이스 기판 | Prime CZ Si, 100mm–300mm, SSP/DSP, (100) or (111) |
| 코팅 재료 | SiO₂ via TEOS PECVD |
| 증착 방법 | PECVD (350–400°C), LPCVD TEOS (700–720°C) option |
| 두께 범위 | 50nm–10μm, ±5% tolerance |
| 굴절률 | 1.46 ± 0.005 @ 633nm |
| 웨이퍼 내 균일도 | ±2% for 200mm, ±3% for 300mm |
| 웨이퍼 간 재현성 | ±3% |
| 응력 | Compressive or tensile, tunable; < 100 MPa as-deposited |
| 6:1 BOE에서의 식각 속도 | PECVD: ~20–80 nm/min; LPCVD: ~10–30 nm/min |
| 절연 강도 | > 8 MV/cm |
| 항복 전압 | > 400V for 1μm film |
| 표면 거칠기 | RMS < 0.5nm |
| 막 밀도 | 2.1–2.2 g/cm³ |
| FTIR 시그니처 | Si-O-Si stretching at 1080 cm⁻¹ |
| 포장 | Vacuum-sealed, single wafer cassette, Class 100 cleanroom |
응용 분야
MEMS 희생층
TEOS PECVD 산화물은 표면 미세가공에서 지배적인 희생 재료입니다. 열 산화물과 질화규소 대비 HF 증기 또는 BOE에서의 높은 식각 속도는 구조 층을 손상시키지 않고 가속도계 증명 질량, 자이로스코프 빗살, 압력 센서 다이어프램, 마이크로미러 힌지와 같은 부유 미세구조를 정밀하게 릴리스할 수 있게 합니다.
금속간 절연막(IMD)
PECVD TEOS 막은 다층 인터커넥트 스택에서 연속 금속층 사이의 주 절연막 역할을 합니다. 낮은 증착 온도는 아래의 알루미늄 또는 구리 금속화를 보존하며, 우수한 갭필 특성은 서브마이크론 피치의 고종횡비 트렌치에서 보이드 형성을 방지합니다.
깊은 식각용 하드 마스크
LPCVD TEOS 막은 실리콘의 심반응성이온식각(DRIE)을 위한 치밀하고 핀홀 없는 하드 마스크 층을 제공합니다. 포토레지스트 대비 불소계 화학물에서의 낮은 식각 속도(6:1 BOE에서 10–30 nm/min)는 관통 실리콘 비아(TSV)와 300μm를 초과하는 깊은 MEMS 구조를 위한 고선택비 패턴 전사를 가능하게 합니다.
광 도파로
굴절률(1.46 ± 0.005)과 두께 균일도(±2%)를 정밀하게 제어한 TEOS SiO₂ 막은 평면 광파 회로(PLC), 배열 도파로 격자(AWG), 실리콘 포토닉 인터포저의 코어 및 클래딩 층을 형성합니다. 낮은 광학 손실과 CMOS 파운드리 공정과의 호환성으로 TEOS는 최적의 소재입니다.
게이트 스페이서 및 측벽 패시베이션
LPCVD TEOS는 CMOS 트랜지스터 제조에서 자기정렬 게이트 스페이서를 형성하는 데 널리 사용됩니다. 고도의 컨포멀 증착은 수직 측벽을 균일하게 코팅하여 첨단 노드에서 단채널 효과 제어에 중요한 저농도 도핑 드레인(LDD) 및 소스/드레인 주입 오프셋 영역을 정의합니다.
패시베이션 및 봉지
PECVD TEOS 산화물을 질화규소와 결합하면 완성된 IC를 습기 침투, 이동 이온 오염 및 기계적 손상으로부터 보호하는 견고한 다층 패시베이션 스택을 형성합니다. 응력 엔지니어링된 막은 다이싱 및 패키징 중 다이 균열을 방지하면서 기밀 밀봉을 유지합니다.
계측 및 품질 관리
정밀한 공정 제어를 위해 <strong>타원편광(ellipsometry) 막 두께</strong>, <strong>FTIR</strong> 확인, 그리고 <strong>응력 모니터링</strong>(Stoney 공식)을 적용합니다. 표면/박막 품질은 <strong>AFM</strong>으로 검증하며, 습식 식각율 보정(6:1 BOE), <strong>수은 프로브 CV/IV</strong>, <strong>OES 온라인 플라즈마 모니터링</strong>을 함께 수행합니다. 입자 청정도는 <strong>KLA-Tencor 입자 검사(Class 100)</strong>로 확인합니다.