개요
실리콘 관통 비아(TSV)는 실리콘 웨이퍼 또는 다이를 관통하는 수직 전기 연결을 생성하여, 2D 스케일링만으로는 더 이상 구현할 수 없는 3D-IC 적층 및 이종 집적을 가능하게 합니다. GINECHIP의 TSV 공정은 심부 반응성 이온 식각, 유전체 라이너 증착, 배리어/시드 금속화, 그리고 Cu 또는 W 비아 충전을 포괄하며, 비아 퍼스트(via-first), 비아 미들(via-middle), 비아 라스트(via-last) 집적 방식 전반에 걸쳐 적용됩니다.
각 TSV 공정은 단면 SEM 보이드 검사, 전기 연속성 테스트 및 CTE 일치 충전 검증을 통해 검증되었습니다. 우리는 ISO 9001 인증 프로세스 제어에 따라 100mm~300mm 웨이퍼에서 최대 20:1의 종횡비로 2μm~100μm의 직경을 통해 지원합니다.
프로세스 모듈
DRIE(심층 반응성 이온 에칭)
Bosch 프로세스 딥 실리콘 식각은 제어된 측벽 각도와 최소한의 스캘로핑으로 높은 종횡비의 비아 개구부를 정의하여 안정적인 TSV 인터커넥트의 기반을 형성합니다.
유전체 라이너
열 또는 PECVD 산화물/질화물 라이너는 구리 비아를 주변 실리콘으로부터 전기적으로 분리하여 비아 형상 전반에 걸쳐 등각성, 항복 강도 및 열 예산의 균형을 맞춥니다.
장벽 및 시드층
PVD 또는 ALD 탄탈륨/TaN 장벽은 구리가 실리콘으로 확산되는 것을 방지하는 반면, 스퍼터링된 구리 시드층은 고종횡비 비아에서 균일한 상향식 전기 도금을 가능하게 합니다.
구리 전기도금
첨가제 제어 상향식 슈퍼필링은 비아 바닥에서 위쪽으로 보이드 없는 구리를 증착한 후 포스트 플레이트 어닐링을 통해 응력을 완화하고 입자 구조를 안정화합니다.
CMP 및 후면 마감
화학 기계적 연마는 엄격하게 제어된 디싱 및 침식을 통해 과도한 구리를 제거한 후 후면 노출, 세척 및 다운스트림 조립을 위한 선택적인 Ni/Au 마감 처리를 수행합니다.
프로세스 옵션
비아-미들 통합
TSV는 프런트 엔드 트랜지스터 제조 후 백엔드 상호 연결 이전에 형성되므로 기존 BEOL 열 예산과의 호환성을 유지하면서 밀도가 높은 비아 어레이를 가능하게 합니다.
Via-Last 통합
TSV는 BEOL 금속화가 완료된 후 웨이퍼 뒷면에서 에칭되어 비아-패드 정렬 공차를 희생하면서 프런트엔드 또는 백엔드 프로세스 흐름이 중단되는 것을 방지합니다.
프로세스 흐름
웨이퍼 준비
들어오는 웨이퍼는 위치와 직경을 정의하는 하드 마스크를 사용하여 검사, 청소 및 패턴화됩니다.
깊은 실리콘 에칭
Bosch 프로세스 DRIE는 측벽 각도와 스캘럽 크기를 제어하여 목표 깊이까지 비아를 에칭합니다.
유전체 라이너
열적 또는 PECVD 산화물/질화물이 증착되어 비아 측벽을 실리콘으로부터 전기적으로 분리합니다.
장벽 및 씨앗
PVD 또는 ALD 장벽과 구리 시드층이 증착되어 보이드 없는 전기 도금이 가능합니다.
구리 채우기
상향식 전기도금은 공극이 없는 구리로 비아를 채우고 응력 완화 어닐링을 수행합니다.
CMP 및 검사
과도한 구리는 뒷면을 연마하고 X선/음향 검사를 통해 뒷면 처리 전에 충진 무결성을 확인합니다.
품질 보증
| 매개변수 | 목표 | 방법 |
|---|---|---|
| 저항을 통해 | < 50 mΩ (typical, 10×100μm via) | 4-point Kelvin probe on test structures |
| 체인 수율 | > 99.9% (1,000-via chain) | 4-point resistance continuity |
| 절연 파괴 전압 | > 50V (for 200nm thermal SiO₂) | Ramped voltage I-V sweep |
| 누설 전류 | < 1 nA at 5V (silicon-to-TSV) | I-V measurement, Si grounded, TSV biased |
| 구리 돌출 | < 100nm @ 400°C anneal | AFM / profilometry |
| 무효 내용 | Zero voids > 1μm in fill | X-ray microscopy / acoustic microscopy |
| 가리비 깊이 | < 50nm (Bosch process) | SEM cross-section |
| 커패시턴스를 통해 | 50–200 pF (dependent on geometry) | C-V measurement at 1 MHz |
품질 노트
채우기를 통해
폴리이미드 비아 필링은 탁월한 갭필 기능을 갖춘 평탄화된 층간 유전체를 생성합니다. 스핀온 애플리케이션은 공극 없이 종횡비가 높은 비아를 채우고, 열 경화 공정은 채워진 구조 전체에서 균일한 재료 특성을 보장합니다.
당사의 비아필 폴리이미드 공정은 단면 SEM으로 검증된 바와 같이 보이드 없는 충전으로 최대 3:1의 종횡비를 달성합니다. 평탄화 기능은 후속 리소그래피 단계의 지형을 줄여 웨이퍼 전반에 걸쳐 CD 균일성을 향상시킵니다.
감광성 폴리이미드 제제를 사용하면 별도의 포토레지스트 처리 없이 비아 개구부를 직접 패터닝할 수 있습니다. 이를 통해 공정 단계를 30% 줄이면서 분해능을 5μm까지 낮출 수 있습니다.
응용
3D-IC 스태킹
스택형 로직과 메모리 다이 간의 고대역폭, 저지연 통신을 위한 수직 다이-다이 상호 연결입니다.
CMOS 이미지 센서
소형 카메라 모듈용 후면 비아로 와이어 본드 루프를 제거하고 패키지 공간을 더 작게 만들 수 있습니다.
2.5D 인터포저
TSV 라우팅 기능을 갖춘 실리콘 인터포저는 이기종 통합을 위해 단일 기판에 여러 개의 칩렛을 연결합니다.
MEMS-CMOS 통합
웨이퍼 레벨 패키지의 MEMS 센서 웨이퍼와 CMOS ASIC 웨이퍼 사이의 밀폐형 수직 상호 연결입니다.
배리어 기술
폴리이미드는 실리콘 기판과 후속 금속 또는 유전층 사이에서 우수한 응력 완충층 역할을 합니다. 낮은 탄성 계수(~3 GPa)와 높은 신율(>30%)은 포장 및 열 순환 중에 열-기계적 응력을 흡수합니다.
보호층으로서 폴리이미드는 탁월한 내화학성, 수분 차단 특성(WVTR < 1g/m²/일) 및 전기 절연성(파괴 전압 > 300V/μm)을 제공합니다. 이는 환경 저하 및 기계적 손상으로부터 기본 회로를 보호합니다.