실리콘 상의 질화물(Si₃N₄)
LPCVD 또는 PECVD 질화규소(Si₃N₄) 필름이 포함된 실리콘 웨이퍼 - 20nm~2μm의 화학양론적 및 저응력 공식. MEMS, 패시베이션 및 하드 마스크 애플리케이션을 위한 높은 유전 강도, 우수한 확산 장벽 및 선택적 식각 특성을 제공합니다. 웨이퍼 스케일 엘립소메트리 및 응력 측정이 포함됩니다.
실리콘 위의 질화규소란 무엇인가?
질화규소(Si₃N₄)는 화학 기상 증착(CVD)으로 실리콘 웨이퍼 위에 증착되는 치밀하고 화학적으로 불활성인 유전체 막입니다. 기판을 소모하며 성장하는 열산화 SiO₂와 달리 Si₃N₄는 증착 막으로, 두께, 조성, 응력을 독립적으로 제어할 수 있습니다. 확산 배리어 효과, 높은 절연 파괴 강도, 선택적 에칭 내성, 조정 가능한 기계적 응력이라는 뛰어난 특성 덕분에 SiO₂ 다음으로 실리콘 공정에서 가장 범용적인 유전체입니다.
두 가지 주요 증착 경로는 서로 다른 응용 분야에 사용됩니다. ~820°C의 LPCVD(저압 CVD)는 치밀하고 화학양론적인 Si₃N₄를 생성하여 가장 높은 내화학성과 가장 낮은 수소 함량을 제공하며, MEMS 구조 층과 KOH 하드 마스크에 이상적입니다. 250–400°C의 PECVD(플라즈마 강화 CVD)는 온도에 민감한 구조(금속화 후 패시베이션) 위에 증착을 가능하게 하며, 더 높은 증착 속도와 RF 전력 및 가스 비율 조정을 통한 압축-인장 응력 조정이 가능합니다.
GINECHIP은 화학양론적(n ≈ 2.0) 및 저응력 실리콘 리치(n ≈ 2.2–2.4) 배합의 LPCVD 및 PECVD 질화규소 웨이퍼를 공급합니다. 모든 로트에는 타원편광법 두께 및 굴절률 매핑, 웨이퍼 곡률 응력 측정, BOE 에칭 속도 검증이 포함됩니다. 완전한 추적성을 갖춘 ISO 9001:2015 인증 증착 설비입니다.
LPCVD vs. PECVD 질화규소
LPCVD와 PECVD 질화물 중 선택하는 것은 막 품질, 열 예산, 기계적 응력 사이의 근본적인 트레이드오프를 수반합니다. 아래 표는 공정 선택을 안내하는 포괄적인 비교를 제공합니다.
| 특성 | LPCVD (DCS/NH₃) | PECVD (SiH₄/NH₃) |
|---|---|---|
| 증착 온도 | 780–850°C (typically 820°C) | 250–400°C |
| 막 밀도 | 3.1 g/cm³(벌크 Si₃N₄에 근접) | 2.4–2.8 g/cm³ (less dense) |
| 굴절률 | 2.00 ± 0.02(화학양론적) | 1.90–2.10(SiH₄/NH₃ 비율에 따라 변동) |
| 막 응력(화학양론적) | 800–1200 MPa 인장 | –200 ~ +200 MPa(압축에서 인장까지 조정 가능) |
| 저응력 배합 | < 50 MPa tensile (Si-rich, n ≈ 2.2–2.4) | < 100 MPa(저 RF 이중 주파수) |
| 웨이퍼 내 균일도 | ±2%(수평 노) | ±3–5%(평행 평판 또는 ICP 반응기) |
| 수소 함량 | 1–3 at% (Si–H, N–H bonds) | 10–25 at%(높은 Si–H, N–H 혼입) |
| 에칭 속도(5:1 BHF, 25°C) | 0.5–1.5 nm/min (very low) | 20–200 nm/min(밀도에 따라 변동) |
| KOH 에칭 선택비(Si:Si₃N₄) | >1000:1(우수한 마스크) | 10:1 – 100:1 (porous, poor mask) |
| HF 내성 | 우수(희석 HF에 거의 면역) | 불량~보통 |
| 단차 피복성 / 컨포멀리티 | >95%(우수한 컨포멀리티) | 60–85%(보통, 측벽이 더 얇음) |
| 증착 속도 | 3–5 nm/min | 50–200 nm/min |
| 웨이퍼 보우 영향 | 두꺼운 막(>200nm)에서 상당함 | 관리 가능(저온, 응력 조정 가능) |
| 최적 용도 | MEMS, 하드 마스크, 확산 배리어, CMP 스톱 | 패시베이션, 금속간 유전체, 저온 봉지 |
Si₃N₄/Si 재료 스택 아키텍처
증착된 질화규소 막. 치밀하고 화학적으로 불활성이며 우수한 확산 배리어입니다. 최대 내화학성을 위한 화학양론적(n=2.0) 또는 제어된 낮은 인장 응력을 위한 Si 리치(n=2.2–2.4)로 제공됩니다.
모든 표준 직경과 방위의 단결정 실리콘 기판. 양면 연마 웨이퍼의 경우 응력을 균형시키고 웨이퍼 보우를 최소화하기 위해 양면에 질화물을 증착할 수 있습니다.
질화규소의 막 응력 엔지니어링
Si₃N₄ 막의 기계적 응력 제어는 MEMS 구조적 무결성, 두꺼운 막의 균열 방지, 리소그래피 오버레이를 위한 웨이퍼 보우 관리에 매우 중요합니다. 화학양론적 LPCVD Si₃N₄는 본질적으로 높은 인장 응력(800–1200 MPa)을 가져 베어 실리콘에서 ~200nm보다 두꺼운 막에 균열을 유발할 수 있습니다. GINECHIP은 두 가지 응력 제어 전략을 제공합니다:
Si 리치 LPCVD 질화물
LPCVD 중 DCS:NH₃ 가스 비율을 높이면 굴절률 2.2–2.4의 실리콘 리치 SiNx 막이 생성되며, 인장 응력은 < 50 MPa로 감소합니다. 이는 평탄도가 가장 중요한 MEMS 멤브레인과 캔틸레버에 대한 업계 표준 접근법입니다.
이중 주파수 PECVD
PECVD에서는 이온 충격(HF 전력)에 의한 압축 응력과 막 수축(LF 전력)에 의한 인장 응력을 균형시킬 수 있습니다. 이중 주파수 반응기는 이온 에너지와 라디칼 플럭스를 독립적으로 제어하여 300–400°C에서 < 100 MPa 막을 구현합니다.
응력 완화 어닐
증착 후 N₂ 분위기에서 1000–1100°C의 급속 열 어닐링(RTA)은 점성 유동과 수소 탈착을 통해 LPCVD 질화물의 인장 응력을 부분적으로 완화할 수 있습니다. 일반적으로 증착 직후 값 대비 응력을 30–50% 감소시킵니다.
응용 분야 및 시장 세그먼트
MEMS Membranes & Structures
Low-stress LPCVD Si₃N₄ as free-standing membranes for pressure sensors, microphones, micro-hotplates, and AFM cantilevers. Stress-controlled films enable flat, crack-free membranes with diameters exceeding 1mm.
Final Passivation Layer
PECVD Si₃N₄ as the top-level hermetic passivation over completed ICs. Excellent Na⁺ and H₂O diffusion barrier protects underlying aluminum and copper metallization from corrosion and ionic contamination.
Hard Mask for Deep Etching
LPCVD Si₃N₄ hard mask for deep silicon etching (DRIE) and KOH/TMAH wet anisotropic etching. Etch selectivity of >1000:1 in KOH enables high-aspect-ratio structures for MEMS and 3D integration.
Diffusion Barrier
Dense LPCVD Si₃N₄ as a barrier against dopant diffusion, selective oxidation (LOCOS mask), and against mobile ion penetration (Na⁺, K⁺). Essential for reliable MOS device fabrication.
CMP Stop Layer
Si₃N₄ as a chemical-mechanical polishing stop in shallow trench isolation (STI) and damascene processes. High hardness and chemical resistance provide excellent polish selectivity against SiO₂ slurries.
Optical Waveguide Core
Stoichiometric Si₃N₄ as a low-loss waveguide core material for visible and near-IR photonic integrated circuits. Propagation loss < 0.1 dB/cm from 400nm to 1600nm with high Kerr nonlinearity.
Gate Dielectric (MIS/MNOS)
Ultra-thin Si₃N₄ as the charge-trapping layer in SONOS/MONOS non-volatile memory transistors and as a high-κ supplement in composite gate dielectric stacks for power devices.
Encapsulation & Barrier Coatings
Conformal PECVD Si₃N₄ encapsulation for optoelectronics (LEDs, laser facets), biomedical implant coatings, and anti-reflective coatings on solar cells. Excellent hermeticity with WVTR < 10⁻⁶ g/m²/day.
기술 사양
| 매개변수 | 사용 가능한 범위/값 |
|---|---|
| Si₃N₄ Thickness Range | 20nm – 2μm (LPCVD); 50nm – 5μm (PECVD, on request) |
| Thickness Uniformity | ±2% within-wafer (LPCVD, Std Dev); ±3% (PECVD) |
| Refractive Index (n) | 2.00 ± 0.02 at 632.8nm (stoichiometric LPCVD Si₃N₄) |
| Dielectric Breakdown Strength | >10 MV/cm (LPCVD stoichiometric, 25°C) |
| Film Stress (LPCVD stoich.) | < 100 MPa tensile (as-deposited); adjustable via Si-rich formulation |
| Film Stress (Low-Stress) | < 50 MPa tensile (Si-rich LPCVD SiN<sub>x</sub>, n ≈ 2.2–2.4) |
| Wafer Diameters | 100mm (4″), 150mm (6″), 200mm (8″), 300mm (12″) |
| Wafer Orientations | 〈100〉, 〈111〉, 〈110〉 (double-side or single-side deposition) |
| Deposition Methods | LPCVD (820°C, DCS/NH₃), PECVD (250–400°C, SiH₄/NH₃/N₂) |
| KOH Etch Selectivity | >1000:1 Si:Si₃N₄ in 30% KOH at 80°C (LPCVD nitride) |
| TMAH Etch Selectivity | >5000:1 Si:Si₃N₄ in 25% TMAH at 80°C (LPCVD nitride) |
계측 및 품질 보증
질화규소 막 품질은 LPCVD 및 PECVD 막 모두에 최적화된 포괄적인 계측 프로토콜을 통해 검증됩니다. 각 로트는 완전한 분석 성적서(CoA)와 함께 출하됩니다.
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