CoWoS — 칩 온 웨이퍼 온 서브스트레이트
AI GPU를 위한 업계 표준 2.5D 패키징 플랫폼으로, 로직과 HBM을 실리콘 인터포저에 통합하고 고밀도 인터커넥트로 최대의 연산 성능을 구현합니다.
개요
CoWoS(Chip-on-Wafer-on-Substrate)는 AI 및 HPC 프로세서의 사실상 표준이 된 TSMC의 대표적인 2.5D 첨단 패키징 기술입니다. 대형 실리콘 인터포저(최대 3배 레티클 크기)를 로직 다이(GPU/CPU)와 고대역폭 메모리(HBM) 스택 사이의 인터커넥트 기반으로 사용합니다. 인터포저는 유기 기판으로는 불가능한 수준의 고밀도 미세 피치 배선을 제공하여 현대 AI 가속기에 필요한 막대한 데이터 처리량을 가능하게 합니다.
TSMC의 CoWoS 생산능력 수요는 끝없는 AI 칩 수요에 힘입어 2026년 138만 장에서 2027년 268만 장으로 급증할 것으로 전망됩니다. 이러한 폭발적인 성장은 실리콘 인터포저 웨이퍼, TSV 공정, RDL 메탈라이제이션 소재에 걸쳐 공급망 전반에 기회를 창출하며, 이는 모두 GINECHIP이 생태계에 핵심적인 지원을 제공하는 분야입니다.
핵심 기술 특징
실리콘 인터포저 기술
수동형 실리콘 인터포저(300mm, 약 100μm 두께)는 로직과 메모리 사이의 고밀도 배선층을 제공합니다. 인터포저는 패키지 기판에 대한 수직 연결을 위한 관통 실리콘 비아(TSV)와 수평 다이 간 배선을 위한 다층 RDL을 갖추고 있습니다.
TSV(관통 실리콘 비아)
직경 10μm, 종횡비 10:1에 이르는 TSV는 실리콘 인터포저를 관통하는 수직 전기 경로를 제공합니다. TSV 미들(via-middle) 공정은 FEOL 이후, BEOL 메탈라이제이션 이전에 비아를 통합하여 성능과 제조 복잡성 사이의 균형을 맞춥니다.
미세 피치 RDL(재배선층)
선폭/간격 0.4/0.4μm의 다층 구리 RDL은 고밀도 다이 간 인터커넥트를 구현합니다. 구리 다마신 공정은 GPU와 HBM 다이 사이에 수백 개의 신호를 연결하는 데 필요한 미세 피치 배선의 높은 수율과 신뢰성을 보장합니다.
C4 및 μ-Bump 메탈라이제이션
인터포저 하부의 C4(Controlled Collapse Chip Connection) 범프와 상부의 마이크로 범프(μ-bump)는 각각 인터포저를 패키지 기판과 로직/메모리 다이에 연결합니다. GINECHIP은 이러한 핵심 인터커넥트를 위한 UBM 소재와 웨이퍼 범핑 서비스를 제공합니다.
GINECHIP 솔루션
두께 100μm까지의 300mm 실리콘 웨이퍼로, 초평탄 표면(TTV <1μm)과 정밀한 비저항 제어를 갖추어 CoWoS 인터포저 제조에 적합합니다.
깊은 실리콘 식각(Bosch 공정), 측벽 패시베이션, 배리어/시드층 증착, 직경 10μm 이하 비아용 구리 전기도금을 포함한 완전한 TSV 공정 지원을 제공합니다.
L/S 0.4/0.4μm까지의 미세 피치 RDL을 위한 구리 다마신 공정으로, 후속 층 적층을 위한 평탄도를 보장하는 CMP 평탄화를 포함합니다.
C4 및 μ-bump 제조를 위한 범프 하부 메탈라이제이션(UBM)과 범핑 서비스로, Ti/Cu, Ti/Ni/Au, ENIG 표면 처리를 포함합니다.
대상 응용 분야
CoWoS는 NVIDIA H100/H200/B200 GPU, AMD MI300X 가속기, Intel Gaudi AI 프로세서, 그리고 Google(TPU), Amazon(Trainium), Microsoft의 맞춤형 ASIC을 위한 주요 패키징 플랫폼입니다. 이 기술은 또한 고대역폭 메모리 통합이 필요한 HPC CPU, 네트워킹 스위치 ASIC, FPGA 기반 가속기도 지원합니다.