초박형/타이코 웨이퍼
3D-IC 적층, 전력 장치 및 고급 패키징을 위한 초박형 실리콘 웨이퍼(20μm만큼 얇음)입니다. Taiko 웨이퍼 공정은 후면 처리 중 기계적 안정성을 위해 외부 링을 얇게 만들지 않습니다. 백그라인딩, CMP, 응력제거, 다이싱 테이프 라미네이션이 가능합니다.
초박형 웨이퍼 박화란 무엇인가?
초박형 웨이퍼 박화는 표준 두께의 실리콘 웨이퍼(725–775μm)를 기계적·화학적·플라즈마 방식으로 최소 20μm의 최종 두께까지 감소시키는 공정으로, 이는 사람 머리카락보다 얇습니다. 이 능력은 3D-IC 적층, 실리콘 관통 전극(TSV), 이면 조사형 이미지 센서, 고전압 전력 소자 등 현대 반도체 패키징 기술의 기반이며, 기판 두께 감소는 전기 저항 저하, 방열 성능 향상, 패키지 높이 감소로 직결됩니다.
기존 백그라인딩은 웨이퍼를 약 50–100μm까지 감소시킬 수 있지만, 이 임계값 이하에서는 웨이퍼가 너무 취약해져 취급이 어렵습니다. 자체 중량으로 휘고 아주 작은 기계적 교란에도 파손됩니다. DISCO Corporation이 개척한 Taiko 공정은 웨이퍼 가장자리에 전두께 지지 링(폭 2–3mm)을 남기고 중앙 소자 영역만 박화하여 이 문제를 해결합니다. 이 링은 구조 프레임 역할을 하여 웨이퍼가 캐리어 접합 없이 후속 리소그래피, 에칭, 증착, TSV 형성 단계를 견딜 수 있게 합니다.
GINECHIP에서는 표준 백그라인드(100–200μm)부터 초박형(20μm)과 Taiko 공정(최소 박화 영역 30μm)까지 200mm 및 300mm 직경에 걸쳐 전 스펙트럼의 웨이퍼 박화 서비스를 제공합니다. 당사의 박화 워크플로는 거친 연삭, 정밀 연삭, CMP 또는 건식 폴리싱, 응력 완화, 다이싱 테이프 라미네이션을 통합하며, 모든 공정이 Class 1 클린룸 조건에서 각 단계별 완전한 계측과 함께 수행됩니다.
Taiko 웨이퍼 공정
Taiko 공정(모양이 일본 북을 닮아 그 이름을 따옴)은 웨이퍼 중앙 영역을 선택적으로 박화하고 주변부에는 전두께 링을 남깁니다. 이 우아한 해법은 임시 캐리어 접합 및 분리의 비용과 복잡성 없이 기계적 강성을 제공합니다.
박화되지 않은 외곽 링은 구조 프레임 역할을 합니다. 웨이퍼 강성을 유지하고 가장자리 칩핑을 방지하며, 표준 팹 자동화로 웨이퍼를 처리할 수 있게 합니다. 캐리어가 필요하지 않습니다.
함몰된 중앙 영역은 거친 연삭 → 정밀 연삭 → 응력 완화 → CMP의 전체 박화 시퀀스를 거칩니다. 이곳에서 TSV, 후면 금속, 다이 적층이 수행됩니다.
전면 처리는 박화 전에 전두께 웨이퍼에서 완료됩니다. 백그라인드 중에는 전면에 보호 테이프가 부착됩니다. 소자 층은 박화 시퀀스 전반에 걸쳐 온전하게 유지됩니다.
웨이퍼 박화 공정 단계
초박형 웨이퍼 생산은 순차적인 다단계 공정을 따릅니다. 각 단계는 벌크 재료 제거, 손상 최소화, 표면 품질, 기계적 무결성, 안전한 취급이라는 특정 요구 사항을 해결합니다. 어느 단계든 생략하거나 불충분하게 수행하면 다이 강도와 수율이 저하됩니다.
거친 연삭
거친 다이아몬드 휠(#320–#600)을 이용한 고속 벌크 실리콘 제거
거친 연삭은 높은 이송 속도로 실리콘의 대부분(일반적으로 600–700μm)을 제거합니다. 거친 입자 다이아몬드 휠은 실리콘 내부로 3–5μm까지 뻗는 상당한 표면 하부 손상(미세 균열, 전위)을 발생시킵니다. 이 손상 층은 다이 강도를 회복하기 위해 후속 단계에서 제거해야 합니다.
정밀 연삭
미세 입자 휠이 표면 하부 손상 깊이를 감소시킴(#2000–#8000)
미세 입자 다이아몬드 휠은 거친 연삭으로 남은 심하게 손상된 실리콘 층을 제거하여 표면 하부 손상 깊이를 70–80% 감소시킵니다. 스핀들 속도, 이송 속도, 냉각수 유량은 새로운 손상 유입을 최소화하도록 엄격히 제어됩니다. 이 단계를 마친 웨이퍼는 무광 마감을 가지며 TTV는 일반적으로 < 3μm입니다.
CMP / 건식 폴리싱
거울 면까지의 화학적 기계적 또는 건식 폴리싱
CMP는 가장 낮은 표면 거칠기(< 0.5nm RMS)를 제공하고 잔류 연삭 자국을 제거합니다. 건식 폴리싱은 습식 화학을 견딜 수 없는 웨이퍼(예: 완성된 MEMS 구조)를 위한 대안입니다. CMP와 건식 폴리싱의 선택은 응용 분야에 따라 다릅니다. TSV 노출과 후면 금속화에는 CMP가 선호되며, 건식 폴리싱은 MEMS 및 일부 전력 소자에 적합합니다.
응력 완화
기계적으로 손상된 실리콘 층의 습식 에칭 또는 플라즈마 제거
응력 완화는 다이 강도를 좌우하는 가장 중요한 단일 단계입니다. 정밀 연삭조차 다이싱과 패키징 시 균열 개시점으로 작용하는 잔류 손상 층을 남깁니다. 제어된 등방성 에칭은 이 층을 완전히 제거하여 다이 파괴 강도를 약 400 MPa(연삭 상태)에서 > 800 MPa로 높입니다. 이는 신뢰성 있는 박형 다이 패키징에 필수적인 2배 향상입니다.
다이싱 테이프 라미네이션
다이싱 전 과정에서 안전한 취급을 위한 UV 또는 열박리 테이프 장착
박화와 응력 완화 후 웨이퍼는 후면에 다이싱 테이프를 라미네이션하고 강성 프레임에 장착합니다. UV 박리 테이프는 UV 노광(일반적으로 365nm, 200–500 mJ/cm²) 시 점착력을 잃어 싱귤레이션 후 다이를 깨끗하게 픽업할 수 있습니다. 열박리 테이프는 고온(120–180°C)에서 분리됩니다. 테이프 선택은 다이 크기, 후속 조립 공정, 열 예산에 따라 달라집니다.
기술 사양
| 매개변수 | 사용 가능한 범위/값 |
|---|---|
| Wafer Diameter | 200mm (8″), 300mm (12″) |
| Starting Thickness | 725μm (200mm), 775μm (300mm) — standard prime |
| Minimum Final Thickness | 20μm (conventional backgrind), 30μm (Taiko ring) |
| Taiko Ring Width | 2–3mm from wafer edge, full original thickness retained in ring |
| TTV After Thinning | < 2μm (within thinned area), < 3μm overall (conventional) |
| Surface Roughness After CMP | < 0.5nm RMS (AFM, 1×1μm scan) — mirror finish |
| Sub-Surface Damage (SSD) | < 1μm after stress relief; < 0.2μm after CMP finish |
| Die Strength (3-Point Bend) | > 800 MPa (stress-relieved); > 400 MPa (rough grind only) |
| Dicing Tape Type | UV-release (PO, PET base), thermal-release, non-UV (standard) |
| Backside Metal | Ti/Ni/Ag, Ti/Ni/Au, AuSn solder — sputtered or evaporated, on request |
| Wafer Type | Standard, HR-Si, SOI device layer thinning, SiGe, GaAs-on-Si |
응용 분야 및 시장 세그먼트
3D-IC & Advanced Packaging
Ultra-thin wafers (30–100μm) enable through-silicon via (TSV) formation, die stacking with microbumps, and chip-on-wafer hybrid bonding for HBM memory and chiplet architectures. Taiko ring provides mechanical integrity during TSV processing.
Power Devices (IGBT/MOSFET)
Thinned IGBTs and power MOSFETs (60–120μm) reduce on-state resistance (Ron) and improve thermal impedance to the heatsink. Backside grinding enables field-stop and punch-through vertical device structures.
Back-Side Illuminated (BSI) Sensors
CMOS image sensors requiring back-side illumination must be thinned to 5–20μm so that photons reach the photodiode from the back surface. Taiko wafer processing is the industry-standard approach for BSI CIS production.
Stacked Memory (HBM / NAND)
High-bandwidth memory and 3D NAND flash stacks use ultra-thin die (30–50μm) to maximize the number of die per package within a fixed z-height. Thinning uniformity is critical for consistent bond-line thickness.
Discrete & RF Power
RF LDMOS, GaN-on-Si HEMT, and discrete power diodes on thinned substrates (50–100μm) improve thermal dissipation and reduce source inductance for better RF gain and efficiency.
Flexible & Medical Electronics
Silicon thinned below 30μm becomes mechanically flexible. Used in implantable medical sensors, neural probes, and conformable electronics where substrate compliance is required.
계측 및 품질 보증
박형 웨이퍼 계측은 매우 까다롭습니다. 표준 접촉식 및 정전용량식 게이지는 100μm 이하의 웨이퍼를 파손할 수 있기 때문입니다. 당사의 프로토콜은 비접촉 광학 기법과 파괴적 샘플 테스트를 결합하여 완전한 품질 정보를 제공합니다.
초박형 또는 Taiko 웨이퍼가 필요하신가요?
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