고급 포장
비욘드 무어\
개요
고급 패키징은 무어의 법칙을 넘어서는 반도체 산업의 핵심 경로입니다. 지니칩(GINECHIP)은 2.5D 실리콘 인터포저, 3D-IC 적층, FOWLP(팬아웃 웨이퍼 레벨 패키징), TSV 기술을 아우르는 풀스택 고급 패키징 기판 및 공정 서비스를 제공하며, 칩 레벨부터 시스템 레벨까지의 이종 집적을 지원합니다.
우리는 업계 최고의 품질과 정밀도를 제공합니다. 모든 프로세스는 ISO 클래스 5 클린룸 환경에서 실행되어 최고의 신뢰성과 수율을 보장합니다.
포장 기술
2.5D 실리콘 인터포저
TSV 기반 실리콘 인터포저는 단일 캐리어의 여러 다이 간에 고밀도 신호를 라우팅하여 HBM 메모리 스택 및 멀티 다이 SoC에 필요한 넓은 I/O 연결을 가능하게 합니다.
3D 다이 스태킹 및 하이브리드 본딩
열압착 또는 Cu-Cu 하이브리드 본딩을 사용한 수직 다이-다이 및 웨이퍼-웨이퍼 적층은 HBM, 이미지 센서 및 로직-온-로직 3D-IC 아키텍처에 대해 가능한 가장 짧은 상호 연결을 제공합니다.
팬아웃 웨이퍼 레벨 패키징(FOWLP)
알려진 양호한 다이는 몰딩된 웨이퍼로 재구성되고 미세 피치 Cu RDL로 재분배되어 우수한 전기적 성능을 갖춘 더 얇고 저렴한 패키지를 위한 기판을 제거합니다.
팬아웃 시스템인 패키지(SiP)
초미세 1μm RDL, 통합 수동 장치 및 Cu EMI 차폐는 여러 다이를 RF 프런트 엔드 및 소형 SiP 애플리케이션을 위한 단일 팬아웃 모듈로 결합합니다.
플립칩 BGA(FC-BGA)
플립칩 다이는 CPU, GPU 및 네트워킹 ASIC용 주력 패키징 플랫폼인 마이크로비아 인터커넥트 및 mSAP 파인라인 라우팅을 통해 라미네이트 기판에 직접 장착됩니다.
유리 인터포저(TGV)
매우 편평한 저손실 유리 기판의 유리 통과 비아는 조정 가능한 CTE와 실리콘에 비해 우수한 RF 성능을 제공하므로 고주파 RDL 및 대형 패널 팬아웃 인터포저에 이상적입니다.
사용 가능한 프로세스 서비스
표준 10μm부터 초미세 0.4μm 라인/공간까지 웨이퍼 레벨 인터커넥트를 위한 미세 피치 재분배 레이어 라우팅 및 언더 범프 금속화.
2.5D/3D 패키지의 고밀도 수직 상호 연결을 위한 실리콘 관통 및 유리 관통 비아 드릴링, 라이너 증착 및 Cu 충진.
TSV 노출 및 3D 스태킹을 위해 최종 두께를 50μm 미만까지 정밀 백그라인딩 및 응력 완화 연마합니다.
서브미크론 정렬 정확도를 갖춘 3D-IC 스태킹을 위한 열압착 및 Cu-Cu 하이브리드 본딩 서비스입니다.
FOWLP 및 팬아웃 SiP를 위한 다이 배치, 에폭시 몰드 컴파운드 오버몰딩, 재구성된 웨이퍼/패널 처리.
충전 품질 및 패키지 수준 신뢰성 검증을 통해 RDL 무결성에 대한 AOI, X-Ray, C-SAM 및 단면 분석.
주요 응용 분야
2.5D 실리콘 인터포저는 로직 다이를 HBM 메모리 스택에 연결하여 AI 훈련 및 추론 실리콘에 필요한 상호 연결 대역폭 밀도를 제공합니다.
TSV 인터포저 및 Cu-Cu 하이브리드 본딩은 HBM3 및 HBM3E 메모리 큐브에 필요한 넓은 I/O 인터페이스를 사용하여 여러 DRAM 다이를 스택합니다.
FOWLP 및 팬아웃 SiP는 스마트폰 및 웨어러블 기기의 애플리케이션 프로세서 및 RF 모듈에 대한 패키지 설치 공간과 z 높이를 축소합니다.
통합 패시브 및 Cu EMI 차폐 기능을 갖춘 미세 피치 RDL은 필터, 스위치 및 전력 증폭기를 소형 RF 프런트 엔드 모듈에 포함합니다.
ADAS, 전원 모듈 및 산업용 제어 장치의 확장된 온도 범위와 진동에 적합한 안정적인 플립칩 BGA 및 팬아웃 패키징입니다.
고밀도 2.5D 패키징 링크는 ASIC을 차세대 네트워킹 실리콘을 위한 광학 엔진 및 SerDes 칩렛으로 전환합니다.
RDL 설계 규칙
| 매개변수 | 표준 RDL(≤ 10μm L/S) | 미세 라인 RDL(≤ 5μm L/S) | 초미세 RDL(≤ 2μm L/S) |
|---|---|---|---|
| Minimum L/S | 5/5μm | 2/2μm | 0.4/0.4μm |
| Cu Thickness | 5–8μm | 3–5μm | 1–3μm |
| Via Diameter | 20–30μm | 10–15μm | 5–10μm |
| Dielectric | Polyimide (PID) | Polyimide or BCB | SiO₂ (CVD) |
| Dielectric Constant (k) | 3.0–3.5 | 2.6–3.0 | 3.9 (SiO₂) |
| Number of Layers | 1–3 | 2–5 | 2–8 |
| Cu Deposition Method | Semi-additive (SAP) | SAP or Damascene | Cu Damascene |
| Planarization | None or CMP | CMP | CMP (per layer) |
기판 선택
기판 선택은 고급 패키징의 전반적인 패키징 성능에 매우 중요합니다. 당사의 엔지니어링 팀은 패키징 아키텍처, 열 예산 및 전기 성능 요구 사항을 기반으로 최고의 기판 재료와 사양 조합을 권장합니다.
품질 및 계측
모든 RDL 및 TSV 프로세스는 ISO 9001:2015 품질 시스템이 뒷받침하는 완전한 인라인 계측을 갖춘 ISO 클래스 5 클린룸에서 실행됩니다.