실리콘의 열 산화물
10nm에서 4μm까지 고품질 열 성장 SiO2 층을 갖춘 실리콘 웨이퍼입니다. 게이트 산화물, 확산 마스크, 식각 정지층 및 MEMS 희생층을 위한 건식, 습식 및 발열성 산화 공정. 웨이퍼 규모 엘립소메트리 매핑을 통한 엄격한 균일성 제어가 포함되어 있습니다.
실리콘 위의 열 산화물이란?
열 산화 이산화규소(SiO₂)는 실리콘 반도체 기술의 초석이 되는 유전체로, 고온(800–1200°C)에서 웨이퍼를 산화 분위기에 노출시켜 단결정 실리콘 위에 직접 성장시킨 고품질의 화학양론적 산화막입니다. 증착 산화물과 달리 열 성장 SiO₂는 아래의 실리콘을 소모하여 계면 트랩 밀도가 매우 낮은(Dit < 10¹⁰ cm⁻²eV⁻¹) 깨끗한 Si/SiO₂ 계면을 형성합니다. 이 대체 불가능한 계면 품질 덕분에 열 SiO₂는 첨단 노드에서 high-κ 유전체가 이를 보완하는 동안에도 50년 넘게 MOSFET 게이트 스택의 핵심으로 자리해 왔습니다.
GINECHIP는 세 가지 확립된 산화 화학 반응 — 건식(O₂), 습식(H₂O 증기), 발열성(H₂/O₂ 연소) — 으로 제조한 열 산화 웨이퍼를 공급하며, 각 방식은 성장 속도, 막 밀도, 전기적 품질에서 서로 다른 장단점을 제공합니다. 10nm(게이트 품질 건식 산화물)에서 4μm(필드 산화물 및 MEMS 희생층)까지의 두께를 웨이퍼 내 ±1% 균일도로 상시 생산하며, 웨이퍼당 49점 또는 81점 분광 엘립소메트리 매핑으로 검증합니다.
모든 열 산화 웨이퍼 로트는 49점 또는 81점 엘립소메트리 두께 맵, 굴절률 균일도, 산화물 전하 및 계면 트랩 밀도에 대한 C-V(커패시턴스-전압) 측정, AFM 표면 거칠기 스캔을 포함한 종합 분석 성적서(CoA)와 함께 출하됩니다. ISO 9001:2015 인증 파트너 시설은 NIST 표준으로 추적 가능한 공정 관리를 보장합니다.
열 산화 공정 비교
산화 화학의 선택은 막 밀도, 성장 속도, 전기적 품질, 수소 함량을 결정하며, 이는 소자 성능과 공정 처리량에 직접 영향을 미치는 요소입니다. 아래 표는 세 가지 주요 열 산화 방법 간의 핵심 차이를 요약한 것입니다.
| 매개변수 | 건식 산화(O₂) | 습식 산화(H₂O 증기) | 발열성(H₂/O₂ 토치) |
|---|---|---|---|
| 산화제 종류 | O₂(분자 산소) | H₂O(수증기) | H₂ + O₂ 반응으로 생성된 H₂O |
| 대표 온도 | 850–1100°C | 900–1100°C | 800–1050°C |
| 성장 속도(1000°C) | ~8–15 nm/hr (100nm film) | ~60–100 nm/hr (100nm film) | ~50–90 nm/hr (100nm film) |
| 막 밀도 | 2.27 g/cm³(최고) | 2.20 g/cm³(약간 낮음) | 2.24 g/cm³ (high) |
| 굴절률 | 1.462 ± 0.002 | 1.458 ± 0.003 | 1.460 ± 0.002 |
| 절연 강도 | >12 MV/cm | >10 MV/cm | >11 MV/cm |
| 계면 품질(Dit) | 5×10⁹ – 2×10¹⁰ cm⁻²eV⁻¹ | 1×10¹⁰ – 5×10¹⁰ cm⁻²eV⁻¹ | 8×10⁹ – 3×10¹⁰ cm⁻²eV⁻¹ |
| 고정 산화물 전하(Qf) | 5×10¹⁰ – 2×10¹¹ cm⁻² | 1×10¹¹ – 5×10¹¹ cm⁻² | 8×10¹⁰ – 3×10¹¹ cm⁻² |
| 수소 함량 | 매우 낮음(H₂O 미사용) | 중간(Si–OH로 도입됨) | 낮음–중간 |
| 식각 속도(5:1 BHF) | ~90 nm/min | ~110 nm/min | ~100 nm/min |
| 막 응력(압축) | –250 to –400 MPa | –200 to –350 MPa | –220 to –380 MPa |
| 최적 용도 | 게이트 산화물, 터널 산화물 | 필드 산화물, 희생층 | 고처리량 게이트/필드 산화물 |
열 SiO₂/Si 재료 스택
고품질 열 성장 이산화규소입니다. 치밀하고(건식 2.27 g/cm³), 핀홀 밀도가 낮으며, 절연 강도가 우수하고(>10 MV/cm), 내화학성이 높습니다.
원자 수준으로 급격한 계면과 서브 옥사이드 전이 영역 (SiOx, x<2). Interface trap density Dit 는 건식 산화물을 포밍 가스 어닐한 후 5×10⁹ cm⁻²eV⁻¹까지 낮아집니다.
단결정 실리콘 기판입니다. 모든 표준 직경, 배향, 도핑 유형(n형/p형) 및 비저항 범위로 제공됩니다. 성장 중 최종 산화물 두께의 약 44%가 실리콘 표면에서 소모됩니다.
Deal–Grove 산화 속도론
실리콘의 열 산화는 Deal–Grove 모델을 따르며, 이 모델은 기존 산화물을 통한 산화제 확산과 Si/SiO₂ 계면에서의 화학 반응 간의 경쟁으로 산화물 성장을 설명합니다. 얇은 산화물(< 50nm)에서는 공정이 반응 속도 제한적이어서 성장이 시간에 대해 선형이고, 두꺼운 산화물(> 200nm)에서는 확산 제한적으로 변하여 성장이 포물선 속도 법칙을 따릅니다.
선형-포물선 모델은 x²o + Axo = B(t + τ)로 표현되며, 여기서 xo는 산화물 두께, B/A는 선형 속도 상수, B는 포물선 속도 상수, τ는 초기 자연 산화물을 고려한 항입니다. 두 속도 상수는 모두 Arrhenius 온도 의존성을 따르며 활성화 에너지는 각각 ~2.0 eV(선형)와 ~1.2 eV(포물선)입니다. 이 모델은 50년 넘게 산화 공정 엔지니어링을 이끌어 왔으며 GINECHIP의 열 SiO₂ 공정 설계의 기초로 남아 있습니다.
응용 분야 및 시장 세그먼트
Gate Oxide (MOSFET)
Ultra-thin thermal SiO₂ (2–20nm) as the critical gate dielectric in planar CMOS, power MOSFETs, and IGBTs. Carrier mobility at the Si/SiO₂ interface directly determines transistor drive current and switching performance.
Diffusion Mask
Patterned thermal oxide blocks dopant diffusion during source/drain and well formation. Selectivity of >1000:1 for B, P, As in SiO₂ vs. Si at 900–1100°C. Fundamental to all planar silicon processing.
Etch-Stop & Release Layer
Thermal SiO₂ serves as a precise etch-stop for Si DRIE and as a sacrificial release layer in MEMS surface micromachining. HF selectivity against silicon enables clean structural release.
MEMS Sacrificial Oxide
Thick thermal oxides (0.5–4μm) as sacrificial layers in polysilicon surface micromachining for accelerometers, gyroscopes, pressure sensors, and micro-mirror arrays.
Hard Mask for Etching
SiO₂ hard masks for deep silicon etching (DRIE Bosch process). Etch selectivity of >100:1 Si:SiO₂ in SF₆/C₄F₈ plasmas enables high-aspect-ratio structures exceeding 50:1.
SOI Buried Oxide (BOX)
Thermal oxide as the insulating BOX layer in Bonded SOI (BESOI) and Smart Cut SOI technologies. Provides electrical isolation, radiation hardness, and latch-up immunity for RF-SOI and FD-SOI.
Field Oxide (LOCOS/STI)
Thick thermal oxide (300–800nm) for inter-device isolation. LOCOS (Local Oxidation of Silicon) and STI (Shallow Trench Isolation) liner oxides define active areas and prevent parasitic channel formation.
Optical Waveguide Cladding
Thermal SiO₂ lower cladding for silicon photonic waveguides. Low optical loss (<0.1 dB/cm at 1550nm) and high-index contrast with the Si core enable compact photonic integrated circuits.
기술 사양
| 매개변수 | 사용 가능 범위 / 값 |
|---|---|
| SiO₂ Thickness Range | 10nm – 4μm (standard); up to 6μm on request |
| Thickness Uniformity | ±1% within-wafer (Std Dev), ±2% wafer-to-wafer |
| Refractive Index (n) | 1.46 ± 0.01 at 632.8nm (stoichiometric thermal SiO₂) |
| Dielectric Breakdown Strength | >10 MV/cm (gate-quality dry oxide, 25°C) |
| Wafer Diameters | 100mm (4″), 150mm (6″), 200mm (8″), 300mm (12″) |
| Wafer Orientations | 〈100〉, 〈111〉, 〈110〉 (〈100〉 recommended for gate oxide) |
| Oxidation Methods | Dry (O₂), Wet (H₂O vapor), Pyrogenic (H₂/O₂ torch) |
| Film Stress | –200 to –400 MPa compressive (as-grown), adjustable via anneal |
| Etch Rate (5:1 BHF) | ~100nm/min thermally grown; ~150nm/min deposited |
| Surface Roughness (RMS) | < 0.2nm on Si/SiO₂ interface, < 0.5nm on SiO₂ surface |
| Ellipsometry Mapping | 49-point and 81-point wafer maps with contour and 3D plots |
계측 및 품질 보증
열 산화 웨이퍼 품질은 모든 로트에서 다중 기법 계측 프로토콜로 검증됩니다. 각 출하에는 모든 측정 파라미터의 정량 데이터가 포함된 완전한 분석 성적서가 포함됩니다.
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